[发明专利]DRAM测试方法、装置、计算机可读存储介质及电子设备

说明书

本发明公开一种DRAM测试方法、装置、计算机可读存储介质及电子设备，对待测试的DRAM进行两轮测试，所述测试包括：对所述待测试的DRAM写入预设测试数据直至所述待测试的DRAM的所有存储单元均写入数据；基于预设间隔以预设操作单元为单位通过蛇形路径对所述待测试的DRAM进行遍历直至遍历完所述待测试的DRAM的所有存储单元；对于遍历到的目标预设操作单元，基于所述预设测试数据向所述目标预设操作单元进行数据读写操作，将读取的数据与对应写入的数据进行比较，通过两轮测试的比较结果得到最终测试结果，实现了蛇形路径访问，覆盖此前的测试盲区并检测出现有技术中较难被发现的芯片缺陷，提高了故障覆盖率，增强测试结果的可靠性，从而提高产品良性。

技术领域

本发明涉及DRAM芯片测试领域，尤其涉及一种DRAM测试方法、装置、计算机可读存储介质及电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)，是当代计算机系统不可或缺的组成部件，分平台可有应用于个人电脑或服务器的双倍速率同步动态随机存储器(Double Data Rate，DDR)模组以及应用于嵌入式ARM架构的低功耗内存(Low PowerDouble Data Rate，LPDDR)芯片。

LPDDR的基本存储单元为cell，计算机及嵌入式系统通过在cell中写入高电平或低电平的方式进行数据存储和读写。cell按照行列方式进行排列，所组成的整列被称为bank(存储体或存储库)，每个LPDDR芯片均有多个bank。

另外，由于当前DRAM为了高效的存取速率采用的是突发读写方式，即读写操作在一个存储阵列中是以突发长度(Burst Length，BL)为单位进行的，一次操作多位(如8位、16位或32位)列地址的读写，并对每个突发长度里访问由0和1组成的数据。例如定位的地址是0行，突发长度为8bit，那么在0行0列至0行7列这一段空间每一位写入1bit数据，共8bit，第二个突发长度由0行8列至15列，以此类推。当一行的存储位置全部写完时，内存控制器(Memory Controller，MC)定位下一行的地址，继续同样的操作。

在当下DRAM颗粒的制程故障中，除了单cell的存储故障外，多cell之间互相影响导致的故障占比也很高，检测难度也更大。多cell的典型故障有：桥连故障(BridgingFault，BF)和耦合故障(Coupling Fault，CF)。针对这两个故障，传统的检测方式有两种，一种是对地址空间里的存储单元进行升序的写读，再进行降序的写读，检测是否有数据错误，但是由于单纯的升序和降序读写过于简单，所以对于故障的覆盖率不高；另一种是通过增加读写的先后顺序以及次数来提高算法的覆盖率，但是也会大大提高算法的时间复杂度进而增加测试时间。

发明内容

本发明所要解决的技术问题是：提供了一种DRAM测试方法、装置、计算机可读存储介质及电子设备，能够提高测试DRAM时的故障覆盖率。

为了解决上述技术问题，本发明采用的一种技术方案为：

一种DRAM测试方法，包括步骤：

对待测试的DRAM进行两轮测试，分别得到第一比较结果和第二比较结果；

所述测试包括：

对所述待测试的DRAM写入预设测试数据直至所述待测试的DRAM的所有存储单元均写入数据；

基于预设间隔以预设操作单元为单位通过蛇形路径对所述待测试的DRAM进行遍历直至遍历完所述待测试的DRAM的所有存储单元；

对于遍历到的目标预设操作单元，基于所述预设测试数据向所述目标预设操作单元进行数据读写操作，将读取的数据与对应写入的数据进行比较；

第一轮测试的预设测试数据为第二轮测试的预设测试数据的反数；