[发明专利]一种用于双线性对的四输入FIOS模乘算法及架构设计

权利要求书

1.一种用于双线性对的四输入FIOS模乘算法及架构设计，其特征在于，包括：四输入FIOS模乘算法、并行的四输入FIOS模乘、四输入FIOS模乘结构；

所述四输入FIOS模乘算法根据双线性对中二次扩域乘法运算的特点对FIOS模乘进行改进，得到用于二次扩域的四输入FIOS模乘算法，对四输入FIOS模乘算法的计算步骤进行并行排布减少计算所需周期，设计适合四输入FIOS模乘的结构完成二次扩域下(A·B+C·D)modN的模乘运算。

2.如权利要求1所述的四输入FIOS模乘算法，其特征在于将两个计算A·BmodN的FIOS模乘组合，改进为计算(A·B+C·D)modN的二次扩域模乘；

将FIOS模乘的输入由两个输入A、B改为四个输入A、B、C、D，一次计算二次扩域模乘的(A·B+C·D)modN运算，在计算的过程中由于将两个A·BmodN和C·DmodN过程合并为一个，所需的模约减过程由两个合并为一个，计算量减少了25％，经过约减后的输出由原来的0≤t≤2N变为0≤t≤3N，因此最后的减法过程要由判断结果N≤t变为判断结果2N≤t或N≤t≤2N，根据判断结果决定t＝t-2N、t＝t-N或t＝t，最终得到二次扩域下的模乘结果。

3.如权利要求1所述的并行四输入FIOS模乘模乘，其特征在于依据四输入FIOS模乘模乘中数据的依赖关系对其计算过程进行了并行排布；

四输入FIOS模乘模乘的运算过程中，先计算累加后再进行约减如此反复循环，对算法的数据相关性进行分析，计算商值时，第2轮的A_i·B_j的累加只需第1轮累加的结果，因此第2轮的累加与商值的计算无数据依赖关系可并行计算，第1轮的约减、第2轮C_i·D_j的累加和第3轮A_i·B_j的累加无直接数据依赖关系可并行计算，同理对该算法进行并行处理，可大幅度缩短该算法的运算周期，当计算256位二次扩域且模乘且操作位宽为64位时，使用四输入FIOS模乘算法运算包括最终减法只需33个周期即可完成。

4.如权利要求1所述的四输入FIOS模乘模乘结构，其特征在于控制端、3个乘加单元、寄存器以及最终减法模块；

控制端使用状态机控制该电路结构的工作状态包括：启动、累加、计算商值、约减、最终减法以及输出模乘结果，使用3个乘加单元可满足2个用于A、B以及C、D的累加1个用于约减的过程，相应数据的输入分别连接在乘加单元的输入端即可，无需复杂的控制逻辑；

乘加单元根据算法操作位宽而设定，如操作位宽为64bit时乘加单元包括：64位乘法器以及129位加法器的加法器来实现相应大数乘法和结果的加法，并对结果进行移位和取模如(Q，Z)＝Q+X·Y+Z的操作，其中X、Y、Z的位宽为64bit，Q的位宽为65bit；

寄存器作为对三个乘加单元输出的存储单元，Ti_reg为存储商值的存储单元，寄存器Za_reg、Zb_reg、Zc_reg分别对每1轮A_i·B_j累加、C_i·D_j累加和约减后的取模结果进行存储，并作为下一轮输入，寄存器Qa_reg、Qb_reg、Qc_reg分别对每1轮对A_i·B_j累加、C_i·D_j累加和约减后的移位结果进行存储，寄存器Zc_reg最后一轮的结果，作为最终减法判定条件返回控制端中，经过判定做最终减法后得到二次扩域模乘的输出；

最终减法模块将最后1轮Zc_reg中存储的数值作为输入，对其与模值N和2N的大小进行对比，对比结果需返回控制端，根据控制端判断的结果决定t＝t-2N、t＝t-N或t＝t，最终得到二次扩域下的模乘结果。