[发明专利]三维存储器及其制备方法

说明书

本申请提供一种三维存储器及其制备方法。方法包括：提供半导体结构，其中，所述半导体结构包括形成于衬底的表面的叠层结构；刻蚀所述叠层结构以形成贯穿所述叠层结构的沟道孔；以及在所述沟道孔的侧壁依次形成阻挡层、电荷捕获层和隧穿层，其中，所述隧穿层位于所述沟道孔的顶部和底部的部分与所述阻挡层抵接以使所述电荷捕获层被所述隧穿层和所述阻挡层包围。本申请的技术方案解决了现有技术中具有横向扩展的沟道插塞中，电荷易从电荷捕获层扩散出去，使得电荷在沟道插塞处聚集的的风险大大增加，影响三维存储器的可靠性的问题。

技术领域

本发明涉及半导体技术领域，具体涉及一种三维存储器及其制备方法。

背景技术

在三维存储器中，位于NAND串端部的沟道插塞会经由导电接触控孔V0来与位线等BEOL(Back End of Line)线相连。目前，会先在沟道孔的内壁形成存储器层，存储器层为由隧穿层-电荷捕获层-阻挡层构成的ONO(Oxide-Nitride-Oxide)结构，接着在存储器层的表面形成沟道层，然后填充沟道氧化物以覆盖沟道层并填充沟道孔，随后去除部分沟道氧化物形成开口，最后在开口内填充多晶硅从而形成与沟道层连接的沟道插塞。

由于沟道插塞具有导电性能，其可与导电接触孔V0导电连接，从而使得导电接触孔V0只能在沟道插塞的横向尺寸范围处设置，因此，增大导电接触孔V0的布线范围即沟道插塞的横向尺寸尤为重要。

目前，在具有横向扩展尺寸的沟道插塞中，电荷易从电荷捕获层扩散出去，使得电荷在沟道插塞处聚集的的风险大大增加，影响三维存储器的可靠性。

发明内容

鉴于此，本申请提供了一种三维存储器及其制备方法，以解决现有技术中具有横向扩展的沟道插塞中，电荷易从电荷捕获层扩散出去，使得电荷在沟道插塞处聚集的的风险大大增加，影响三维存储器的可靠性的问题。

第一方面，本申请提供一种三维存储器的制备方法，包括：

提供半导体结构，其中，所述半导体结构包括形成于衬底的表面的叠层结构；

刻蚀所述叠层结构以形成贯穿所述叠层结构的沟道孔；以及，

在所述沟道孔的侧壁依次形成阻挡层、电荷捕获层和隧穿层，其中，所述隧穿层位于所述沟道孔的顶部和底部的部分与所述阻挡层抵接以使所述电荷捕获层被所述隧穿层和所述阻挡层包围。

一种可能的实施方式中，所述在所述沟道孔的侧壁依次形成阻挡层、电荷捕获层和隧穿层包括：

在所述沟道孔的底部形成外延层；

在所述沟道孔的侧壁和所述外延层的表面依次形成阻挡层、电荷捕获层和第一隧穿层；

依次刻蚀位于所述沟道孔的底部的所述第一隧穿层、所述电荷捕获层和所述阻挡层，以露出所述外延层；

刻蚀所述电荷捕获层，以使所述电荷捕获层位于所述沟道孔顶部和位于所述沟道孔底部的部分与相邻的所述第一隧穿层和所述阻挡层之间形成凹槽；以及，

在露出的所述隧穿层的表面和露出的所述外延层的表面形成第二隧穿层，以使所述第二隧穿层填充所述凹槽并与所述第一隧穿层连接形成隧穿层。

一种可能的实施方式中，在所述在露出的所述隧穿层的表面和露出的所述外延层的表面形成第二隧穿层，以使所述第二隧穿层填充所述凹槽并与所述第一隧穿层连接形成隧穿层之后，所述方法包括：

形成覆盖所述隧穿层且与所述外延层抵接的沟道层。

一种可能的实施方式中，所述形成覆盖所述隧穿层且与所述外延层抵接的沟道层包括：

在所述隧穿层的表面形成第一沟道层；

依次刻蚀位于所述沟道孔的底部的所述第一沟道层和所述隧穿层，以露出所述外延层；以及，