[发明专利]一种基于数据流架构的深度可分离卷积融合方法及系统有效
| 申请号: | 202110522385.8 | 申请日: | 2021-05-13 |
| 公开(公告)号: | CN113313251B | 公开(公告)日: | 2023-05-23 |
| 发明(设计)人: | 刘天雨;吴欣欣;范志华;李文明;叶笑春;范东睿 | 申请(专利权)人: | 中国科学院计算技术研究所 |
| 主分类号: | G06N3/082 | 分类号: | G06N3/082;G06F9/30;G06N3/0464 |
| 代理公司: | 北京律诚同业知识产权代理有限公司 11006 | 代理人: | 祁建国 |
| 地址: | 100080 北*** | 国省代码: | 北京;11 |
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| 摘要: | |||
| 搜索关键词: | 一种 基于 数据流 架构 深度 可分离 卷积 融合 方法 系统 | ||
1.一种基于数据流架构的深度可分离卷积融合方法,其特征在于,包括:
步骤1、将输入图像数据、卷积参数从主存DRAM搬运到数据缓存SPM;
步骤2、PE阵列通过从数据缓存SPM中读取该输入图像数据、卷积参数,以执行DW卷积,并将经过归一化处理的DW卷积结果存储在PE内的寄存器中;
步骤3、PE阵列对寄存器中DW卷积结果进行激活计算得到该输入图像数据的初步结果Act_out;将初步结果Act_out写回数据缓存SPM后,进一步存回主存;
步骤4、PE阵列通过从数据缓存SPM中读取初步结果Act_out与卷积参数,执行PW卷积,并将经过归一化处理的PW卷积结果作为深度可分离卷积的最终结果Output;将最终结果Output写回数据缓存SPM后,进一步存回主存DRAM;
其中,步骤3中该PE阵列对寄存器中DW卷积结果进行激活计算的过程具体包括:
该PE阵列中相邻通道从该主存DRAM加载数据到该数据缓存SPM时,将加载的数据转换为SIMD4数据,将PE阵列拥有的输入通道总数均匀分配到每一列PE,以完成该PE阵列中列数据的并行计算;
将PE阵列的输出行均分到每一个任务中执行,每个任务计算得到一部分行的输出,且将每个任务计算的总行数均分到每一行PE,以完成该PE阵列中行数据的并行计算;
该深度可分离卷积融合方法基于GPDPU加速器,该GPDPU加速器包括:该主存DRAM、该数据缓存SPM、该PE阵列;
该GPDPU加速器提供如下4个层次的计算并行性:
多任务执行时,不同任务使用相同的数据流图执行相同的指令,逻辑上任务之间完全独立执行;
数据流图流水执行任务中子任务的迭代;
一个子任务的迭代内,处理单元PE提供多份相同的计算资源,在数据流图映射之下,依据数据流图节点之间的依赖关系,处于同一级别的计算节点通过映射到不同的PE上同时进行计算;
PE内采用SIMD多套相同的计算资源,这各套计算资源同时独立计算。
2.如权利要求1所述的基于数据流架构的深度可分离卷积融合方法,其特征在于,
PW卷积的权重和偏置数据在从主存DRAM加载数据到数据缓存SPM时转换为SIMD数据,初步结果Act out通过LDM指令赋值为SIMD格式,输出通道数目均分到每列PE中并行计算,以将PW卷积的输出通道并行计算;
将PE阵列的输出行均分到每个任务中执行,每个任务计算得到一部分行的输出,且将每个任务计算的总行数均分到每一行PE同时计算。
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