[发明专利]一种集成含能半导体桥的可自毁芯片器件封装结构和方法

权利要求书

1.一种集成含能半导体桥的可自毁芯片器件封装结构，封装于PCB板上的需要装设自毁装置的储存芯片(1)上，其特征在于：包括含能半导体芯片(2)、控制芯片(3)和引线(4)，所述控制芯片(3)安装于含能半导体芯片(2)与储存芯片(1)之间，所述引线(4)连接含能半导体芯片(2)和PCB板；所述含能半导体芯片(2)包括有半导体桥层(21)、铝热剂含能层(22)以及设置于半导体桥层(21)和铝热剂含能层(22)之间的聚酰亚胺薄膜(23)；所述控制芯片(3)包括用于检测周围环境的传感模块，还包括将传感模块检测的环境信息与预设的启动条件进行比对的比对模块，所述比对模块依据比对结果发送信号至PCB板，所述PCB板根据接收的信号控制半导体桥层(21)放热使铝热剂含能层(22)点火。

2.根据权利要求1所述的集成含能半导体桥的可自毁芯片器件封装结构，其特征在于：所述铝热剂含能层(22)为多个铝金属薄膜和多个氧化铜薄膜交替堆叠得到的含能层。

3.根据权利要求1所述的集成含能半导体桥的可自毁芯片器件封装结构，其特征在于：所述含能半导体芯片(2)还包括硅基底(24)、二氧化硅层(25)、钛层(26)、金层(27)和氧化铜层(28)；所述含能半导体芯片(2)从靠近控制芯片(3)至远离控制芯片(3)的方向依次设置硅基底(24)、二氧化硅层(25)、半导体桥层(21)、聚酰亚胺薄膜(23)、钛层(26)、金层(27)、氧化铜层(28)和铝热剂含能层(22)。

4.根据权利要求1所述的集成含能半导体桥的可自毁芯片器件封装结构，其特征在于：所述半导体桥层(21)为厚度为2μm～3μm的N型重掺杂多晶硅层。

5.根据权利要求4所述的集成含能半导体桥的可自毁芯片器件封装结构，其特征在于：所述半导体桥层(21)的桥型为H形或V形。

6.根据权利要求1所述的集成含能半导体桥的可自毁芯片器件封装结构，其特征在于：所述封装结构还包括包覆于含能半导体芯片(2)、控制芯片(3)、引线(4)和储存芯片(1)外部的由环氧树脂和二氧化硅混合制得的塑封层。

7.根据权利要求1所述的集成含能半导体桥的可自毁芯片器件封装结构，其特征在于：所述含能半导体芯片(2)和控制芯片(3)之间以及控制芯片(3)与储存芯片(1)之间均设置有由环氧树脂和银浆混合制得的粘合层。

8.一种集成含能半导体桥的可自毁芯片器件封装方法，其特征在于，包括以下步骤：

S1：在硅基底(24)的表面热氧化生成1μm的二氧化硅层(25)；

S2：在二氧化硅层(25)上制得2μm～3μm的N型重掺杂多晶硅层；

S3：对N型重掺杂多晶硅层经光刻、显影以及刻蚀工序形成H形桥型的半导体桥层(21)；

S4：在半导体桥层(21)上沉积厚度为2μm的聚酰亚胺薄膜(23)；

S5：依次在半导体桥层(21)上的聚酰亚胺薄膜(23)外侧磁控溅射一层厚度为40nm的钛层(26)和0.3μm的金层(27)；

S6：对钛层(26)和金层(27)执行光刻、显影以及刻蚀工序，使此二层与带有聚酰亚胺薄膜(23)的半导体桥层(21)形成带有金属PAD的半导体桥层；

S7：在带有金属PAD的半导体桥层上执行剥离工艺，制备镂空图形，先沉积一层氧化铜层(28)，之后使用磁控溅射交替溅射1.8μm的氧化铜薄膜和1.2μm的铝金属薄膜；

S8：经过去胶、清洗，获得含能半导体芯片(2)，对含能半导体芯片(2)进行可靠性测试；

S9：将控制芯片(3)和储存芯片(1)通过倒装焊键合于PCB板上；

S10：通过粘合层连接含能半导体芯片(2)、控制芯片(3)和储存芯片(1)，通过引线(4)将含能半导体芯片和PCB板键合；

S11：利用塑封剂对其进行塑封形成塑封层，之后装入陶瓷塞进行保护。

9.根据权利要求8所述的集成含能半导体桥的可自毁芯片器件封装方法，其特征在于：磁控溅射氧化铜薄膜和铝金属薄膜时的调制比为1.5：1，调制周期分别为120nm和80nm。