[发明专利]一种针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法

说明书

本发明提供一种针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法，满足信号质量和时序裕度要求。本发明的映射和排列方法特征在于：根据过孔位置的排布，过孔相邻的地址/控制线映射时分配在一个组内；即在DDR控制器的配置时，共用一个延时配置。点对点的信号，对应同一颗存储器分配在一个组内。DDR控制器的管脚排列，同一组内的管脚排布位置相邻，以保证延时相近。同一个组内的地址/控制信号，在相同的内层走线。综合眼图质量最优，在实现时序裕度最大化的同时又能降低PCB绕等长的难度。在不需要专门PCB等长处理的同时，满足地址/控制线时序裕度的最大化，简化PCB设计，缩小布线面积的同时保证硬件设计的一致性。

技术领域

本发明涉及片上系统(SOC)封装排布和地址映射领域，具体涉及针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法。

背景技术

随着系统主频提升，高清摄像头的应用，以及越来越多的算法应用，比如人脸识别,手机，智能摄像头系统的数据速率变得越来越高。系统中所使用的DDR存储器速率也随之提升，并且存储器的数目也增多。随之而来的就是速率提升带来的信号完整性问题，多颗存储器的拓扑结构也使得信号极具恶化，业内常用的两种地址/控制拓扑结构各有优缺点：

T型拓扑结构，常用于两片存储器的方案，不适用于多片。Fly-by结构，多用于多片的方案，片数越多，信号恶化越明显，需要对分支和主线的阻抗做特殊设计以满足阻抗匹配，同时分支的长度对速率影响明显。本文中所探讨的T型拓扑结构的方案，多用于同时驱动两片存储器的场景，相比较于Fly-by结构，T型结构的布局布线面积更小。它的缺点在于，在高速的应用场景下，T型结构的分叉点到两个存储器的延时差同时影响到眼图的质量和建立保持时间的裕度。为了保证设计满足要求信号质量和时序裕度，就需要控制分支等延时，同时控制组内多跟信号线的延时差，对PCB设计要求严格会导致布线面积加大。同时容易被忽视的是，由于PCB外层和内层的单位长度的走线延时不同，就会导致看起来等长的走线，实际上延时并不一致，信号质量控制的要求交付到客户有不可控因素。

发明内容

本发明提供一种针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法，满足信号质量和时序裕度要求。

本发明所要解决的技术问题是通过如下技术方案实现的：

本发明提供一种针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法，其特征在于：根据过孔位置的排布，过孔相邻的地址/控制线映射时分配在一个组内；即在DDR控制器的配置时，共用一个延时配置。

优选的，点对点的信号，对应同一颗存储器分配在一个组内。

优选的，DDR控制器的管脚排列，同一组内的管脚排布位置相邻，以保证延时相近。

优选的，同一个组内的地址/控制信号，在相同的内层走线。

本发明的有益效果在于：综合眼图质量最优，在实现时序裕度最大化的同时又能降低PCB绕等长的难度，减小PCB走线面积。在不需要专门PCB等长处理的同时，满足地址/控制线时序裕度的最大化，简化PCB设计，缩小布线面积的同时保证硬件设计的一致性。

附图说明

图1是本发明的针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法应用案例；

图2是本发明的针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法针对的T型拓扑结构。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。