[发明专利]一种基于可扩展指令集CPU内核的扩展运算装置及方法

说明书

一种基于可扩展指令集CPU内核的扩展运算装置及方法，所述装置包括运算处理芯片和集成在运算处理芯片里的CPU内核、片上存储器、片外存储器及与三者连接的系统总线，还包括与系统总线和CPU内核连接的扩展指令执行单元；所述扩展指令执行单元包括下列子单元：与CPU内核连接的指令译码及控制单元，与所述系统总线连接的直接内存快速访存单元；与直接内存快速访存单元和缓存管理单元连接的紧耦合缓存单元；与向量矩阵运算单元和紧耦合缓存单元连接的缓存管理单元；向量矩阵运算单元。本发明通过扩展指令执行单元的各个子单元支持向量或矩阵运算，避免了芯片为支持神经网络运算还要单独设计神经网络内核和多核并行架构，降低了成本和开发的复杂度。

技术领域

本发明属于集成电路技术领域，涉及运算方法，具体涉及一种基于可扩展指令集CPU内核的扩展运算装置及方法。

背景技术

现阶段集成电路技术发展迅速，特别是CPU内核，从Intel的X86架构，发展到嵌入式的ARM架构，再到现在比较热门的RISC-V开源指令集架构，其性能不断得到提升，已经广泛应用在电脑、手机、家电、工业等各类领域。人工智能技术随着集成电路技术的进步也在不断发展，其中最重要的是信号处理计算技术，需要硬件能够支撑神经网络计算来解决图像识别、语音识别、大数据处理、机器人智能控制等各类应用。

传统的CPU内核更多基于标量计算，而神经网络计算中大量存在复杂的向量甚至矩阵类型的运算，传统的CPU内核不太适合神经网络计算，因此在当前技术发展中，出现了不少专用的神经网络处理器内核，来解决人工智能所需的神经网络计算问题。该种方式一般是需要在集成电路芯片中放入多个神经网络处理内核（NPU），CPU内核解决基本功能和控制问题，神经网络处理器内核解决神经网络计算问题，然后再利用多核并行架构，解决多核间的通信和协同，实现功能和应用。

该方法虽然能兼顾CPU内核应用编程的灵活性，和神经网络计算对芯片算力的要求，但由于采用多核，多个CPU内核与单核相比在面积、成本与CPU内核数量成倍数增长，同时多核系统还存在任务调度、核间通信等问题，不同的核处理不同的问题，还需要根据任务强度调整工作频率及电压以保证整机系统的功耗；完成任务后还需将结果告知主控的CPU内核，存在控制信号及数据的异步处理。在多核系统设计时，要提前预判和设想系统的应用场景，根据需求进行存储、总线、时钟和CPU内核数量的设计，开发周期长、市场生命周期依赖于对未来市场的判断，而且要预留冗余设计以保证应对未来市场的需求；多核设计架构较为复杂，数据间通信如果没处理好，容易引起系统锁死、程序跑飞等问题，后期设计难度大；同时，采用多核比较占用芯片面积，会造成成本的增加；最后，多核导致用户开发程序代码时，需要为不同的核设计不同的应用程序，开发调试较为复杂，增加了产品应用难度。

发明内容

为克服现有方案技术存在的缺陷，本发明公开了一种基于可扩展指令集CPU内核的扩展运算装置及方法。

本发明所述基于可扩展指令集CPU内核的扩展运算装置，包括运算处理芯片和集成在运算处理芯片里的CPU内核，还包括片上存储器、片外存储器及与三者连接的系统总线，还包括与系统总线和CPU内核连接的扩展指令执行单元；

所述扩展指令执行单元集成在运算处理芯片内，包括下列子单元：

与CPU内核连接的指令译码及控制单元，实现以下功能：完成自定义扩展指令的译码，并控制直接内存快速访存单元、缓存管理单元及向量矩阵运算单元完成扩展指令；

与所述系统总线连接的直接内存快速访存单元；

与直接内存快速访存单元和缓存管理单元连接的紧耦合缓存单元；

与向量矩阵运算单元和紧耦合缓存单元连接的缓存管理单元；

向量矩阵运算单元，实现以下功能：接收指令译码及控制单元发送的译码后的扩展指令，实现向量或矩阵的算术和逻辑运算。

优选的：所述紧耦合缓存单元有多个。