[发明专利]基于物理走线划分的时序分析方法与装置以及设备和介质

说明书

本公开提供一种基于物理走线划分的时序分析方法与装置以及设备和介质，该方法包括：基于门级网表获取时钟路径结构，时钟路径结构包括时钟互连线、目标时钟驱动单元和至少两个目标时钟终点单元；对时钟互连线进行物理走线划分得到多个物理分节点和物理分线段，以获取物理连接关系数据；基于物理连接关系数据以及门级网表包括的逻辑连线数据，通过仿真产生分别对应多个物理分线段和物理分节点的时钟延迟数据；基于共同物理分线段和共同物理分节点的时钟延迟数据，移除由共同物理路径产生的过度悲观量，以获取时钟路径结构的时钟延迟数据。该方法能够移除由共同物理路径产生的过度悲观量，减少时钟偏差，提高时序收敛的准确性。

技术领域

本公开的实施例涉及一种基于物理走线划分的时序分析方法与装置以及设备和介质。

背景技术

数字集成电路按照设计流程分为前端设计和后端设计两个阶段，前端设计根据用户需求和产品功能指标定义完成电路系统顶层架构选择和主要功能模块划分，通过高层次电路建模语言完成电路设计，并通过集成电路前端设计工具，结合对电路的设计约束完成电路逻辑综合，得到门级网表。除代码设计之外，前端设计还需要完成代码的行为级验证和门级验证，并根据需求完成电路的可测性设计、功耗控制优化等。

集成电路的后端设计又被称作为物理设计，是基于前端设计得到的门级网表完成电路的布局、布线，实现电路版图，并完成对版图的验证。例如，后端(物理)设计是一个创建网表对应的物理电路表现形式的过程，设计结果需要满足：第一，芯片加工的各项限制；第二，可以接受的设计周期；第三，版图设计后的结果验证与仿真需要满足对设计性能指标的要求(如时序)。

后端(物理)设计可以认为是电路网表的物理表达(拓扑)，即在芯片上构建并连接起来的由晶体管、互连线以及其他电路基本单元组成的复杂结构集合。对于后端设计的主要变化因素包含但不限于：如何解决芯片互连线的时延问题以及控制互连线时延的方法。互连线的时延已经成为影响芯片性能的重要因素。

发明内容

本公开至少一实施例提供了一种基于物理走线划分的时序分析方法，包括：基于用于集成电路设计的门级网表，获取待分析的时钟路径结构，其中，所述时钟路径结构包括时钟互连线以及通过所述时钟互连线连接的目标时钟驱动单元和至少两个目标时钟终点单元；对所述时钟互连线进行物理走线划分，得到多个物理分节点和由所述多个物理分节点间隔开的多个物理分线段，以获取所述目标时钟驱动单元和所述至少两个目标时钟终点单元之间的物理连接关系数据，其中，所述多个物理分线段和所述多个物理分节点分别包括对应于所述至少两个目标时钟终点单元的共同物理路径的共同物理分线段和共同物理分节点；基于所述物理连接关系数据以及所述门级网表包括的逻辑连线数据，通过仿真产生分别对应所述多个物理分线段和所述多个物理分节点的时钟延迟数据；基于所述共同物理分线段和所述共同物理分节点的时钟延迟数据，移除由所述共同物理路径产生的过度悲观量，以获取所述时钟路径结构的时钟延迟数据。

例如，在本公开至少一实施例提供的一种时序分析方法中，所述目标时钟驱动单元包括：串连和/或并联的多个时钟驱动单元中的一个或多个时钟驱动单元。

例如，在本公开至少一实施例提供的一种时序分析方法中，通过仿真产生分别对应所述多个物理分线段和所述多个物理分节点的时钟延迟数据，包括：分别抽取所述多个物理分线段的寄生电阻数据与寄生电容数据，以及所述多个物理分节点的寄生电阻数据与寄生电容数据，得到寄生参数数据；基于所述逻辑连线数据、所述物理连接关系数据和所述寄生参数数据，在不同的激励下，仿真产生分别对应所述多个物理分线段和所述多个物理分节点的时钟延迟数据。

例如，在本公开至少一实施例提供的一种时序分析方法中，所述不同的激励包括：基于不同的信号转换时间时，从低电平到高电平的输入信号，或者，基于不同的信号转换时间时，从高电平到低电平的输入信号。