[发明专利]一种QDR SRAM应用验证系统及其验证方法

权利要求书

1.一种QDR SRAM应用验证系统，其特征在于：包括PC机、QDR SRAM应用验证板和程控电源；

QDR SRAM应用验证板包括FPGA、串口模块、电源模块、可控电源模块、电流检测模块、JTAG和被测QDR SRAM；

串口模块包括串口端口和RS232串口芯片，串口模块用于连接PC机和FPGA，将PC机的验证指令发送给FPGA，并将FPGA反馈的验证结果发送给PC机；

FPGA内部集成QDR SRAM控制器和可控时钟单元，QDR SRAM控制器用于连接被测QDRSRAM，QDR SRAM控制器根据接收的PC机验证指令，向被测QDR SRAM发送控制信号、地址和输入数据，采集被测QDR SRAM的输出数据；可控时钟单元为FPGA内部PLL，用于产生两种时钟频率，第一种时钟频率用于供FPGA正常工作，第二种时钟频率作为被测QDR SRAM的输入时钟频率；根据被测QDR SRAM的输出数据验证被测QDR SRAM功能是否正常，验证结果反馈给串口模块；

电源模块分别给FPGA、串口模块、电流检测模块供电；

可控电源模块给被测QDR SRAM提供内核供电电压和I/O供电电压；

电流检测模块用于采集被测QDR SRAM的I/O电流模拟信号，将其转换成为数字信号，发送给FPGA；

JTAG接收PC机发送的JTAG指令和预加载数据，并转发给被测QDR SRAM；捕获被测QDRSRAM的输出数据，转发给PC机；

程控电源为电源模块和可控电源模块供电；

PC机：向串口模块发送验证指令，通过串口模块接收验证结果，并进行记录和显示；向JTAG发送JTAG指令和预加载数据，对JTAG捕获的数据进行记录和显示，并验证被测QDRSRAM的JTAG功能是否正常。

2.根据权利要求1所述的一种QDR SRAM应用验证系统，其特征在于，所述被测QDR SRAM根据有无ODT功能，分为带ODT功能和不带ODT功能两种类型；

被测QDR SRAM与FPGA之间设置50欧姆上拉电阻，被测QDR SRAM和上拉电阻之间通过跳线帽的方式连接，当测试不带ODT功能的QDR SRAM时，将跳线帽扣上；当测试带ODT功能的QDR SRAM时，将跳线帽摘下；实现了在同一个插座下两种不同类型QDR SRAM的验证。

3.根据权利要求2所述的一种QDR SRAM应用验证系统，其特征在于，被测QDR SRAM有两种工作模式：QDRⅠ工作模式和QDRⅡ工作模式，其中QDRⅠ工作模式为将内部PLL关闭，具有1个周期的延迟；QDRⅡ工作模式为将内部PLL打开，工作频率在120MHz与指定的最大时钟频率之间，具有2.5个时钟延迟。

4.权利要求3所述QDR SRAM应用验证系统的验证方法，其特征在于，首先确定被测QDRSRAM的上电顺序，然后对其进行读写功能应用验证、JTAG功能应用验证和I/O电流特性应用验证。

5.根据权利要求4所述的验证方法，其特征在于，

被测QDR SRAM内部PLL的工作频率在120MHz与指定的最大时钟频率之间时，QDRⅠ工作模式为将内部PLL关闭，不使用被测QDR SRAM内部PLL，不需要确定QDRⅠ工作模式的上电顺序；在QDRⅡ工作模式时使用PLL，因此需要确定QDRⅡ工作模式的上电顺序，被测QDR SRAM内部PLL通过被测QDR SRAM输入管脚DOFF#控制，当DOFF#为低电平时PLL关闭；当DOFF#为高电平时，PLL打开；

QDRⅡ工作模式的上电顺序如下：

(1)首先FPGA将被测QDR SRAM的输入管脚DOFF#置为低电平，复位被测QDR SRAM内部PLL电路；

(2)在I/O供电电压上电前，FPGA控制可控电源模块使得内核供电电压上电；

(3)在内核供电电压上电后，FPGA控制可控电源模块使得I/O供电电压上电；

(4)在FPGA通过可控时钟单元设置被测QDR SRAM输入时钟稳定后，FPGA将被测QDRSRAM的输入管脚DOFF#置为高电平。

(5)上电顺序完成。