[发明专利]加扰时钟产生电路

权利要求书

1.一种加扰时钟产生电路，其特征在于，包括：

伪随机数发生器，被配置为根据由原始时钟生成的原始时钟信号产生伪随机数；

加扰使能产生器，被配置为根据原始时钟信号和伪随机数生成使能信号；以及

最终输出时钟，被配置为根据使能信号将原始时钟信号作为最终时钟信号输出。

2.如权利要求1所述的加扰时钟产生电路，其特征在于，伪随机数发生器根据原始时钟信号产生伪随机数包括：

所述伪随机数发生器产生串行的伪随机二进制序列，在伪随机二进制序列2^31-1的周期长度内，0和1随机出现。

3.如权利要求2所述的加扰时钟产生电路，其特征在于，所述伪随机数发生器基于PRBS31＝X31+X28+1码型，所述伪随机数发生器包括32个延时单元，延时单元包括D触发器；

第1个延时单元的输出信号、第29个延时单元的输出信号及第32个延时单元的输出信号通过两个异或门产生伪随机二进制序列；

伪随机二进制序列反馈至第1个延时单元的输入端，以进行循环移位。

4.如权利要求1所述的加扰时钟产生电路，其特征在于，所述原始时钟信号由锁相环或晶体振荡器产生，原始时钟信号的一个时钟周期内，包含高电平有效时间和低电平有效时间，高电平有效时间占据整个时钟周期的比例为50％。

5.如权利要求1所述的加扰时钟产生电路，其特征在于，所述加扰使能产生器包括：

计数器，被配置为产生计数值，并判断计数值是否等于设置值，若是则输出等于1的计数信号，否则输出等于0的计数信号；

与门电路，被配置为将计数信号与伪随机数进行相与运算，以产生使能信号，若计数信号与伪随机数均为1，则使能信号为1，否则使能信号为0。

6.如权利要求5所述的加扰时钟产生电路，其特征在于，加扰使能产生器包括第一加扰电路，所述第一加扰电路包括：

模二计数器，被配置为遇到原始时钟信号的上升沿则进行一次跳变，以输出0和1交替循环出现的第一序列信号，第一序列信号等于1时则计数信号为1，否则计数信号为0；

第一与门，被配置为将模二计数器产生的计数信号与伪随机数进行相与运算。

7.如权利要求6述的加扰时钟产生电路，其特征在于，加扰使能产生器还包括第二加扰电路，所述第二加扰电路包括：

模四计数器，被配置为遇到原始时钟信号的上升沿则进行一次跳变，以输出0、1、2、3交替循环出现的第二序列信号；

判断电路，被配置为检测到第二序列信号等于3时，使得计数信号为1，否则使得计数信号为0；

第二与门，被配置为将判断电路产生的计数信号与伪随机数进行相与运算。

8.如权利要求7所述的加扰时钟产生电路，其特征在于，还包括：

反相器，被配置为将使能信号进行反相；

第一与门输出的高电平有效时间占据整个时钟周期的比例为25％，第二与门输出的高电平有效时间占据整个时钟周期的比例为12.5％。

9.如权利要求8所述的加扰时钟产生电路，其特征在于，还包括：

模式选择器，被配置为选择第一与门输出的使能信号提供至反相器，或选择第二与门输出的使能信号提供至反相器。

10.如权利要求1所述的加扰时钟产生电路，其特征在于，原始时钟连接至异步总线桥、系统总线、CPU、DMA及片上存储器，以将所述原始时钟信号提供至异步总线桥、系统总线、CPU、DMA及片上存储器；

最终输出时钟与异步总线桥和安全子系统连接，以将最终时钟信号提供至异步总线桥和安全子系统；

所述安全子系统包括加解密模块，通过异步总线桥与系统总线通信；

所述安全子系统按照最终时钟信号工作在加扰时钟域，以提升抗击能量攻击能力；

所述系统总线、CPU、DMA及片上存储器按照原始时钟信号工作在非加扰时钟域；

所述异步总线桥根据非加扰时钟域与加扰时钟域的数据通信。