[发明专利]半导体存储装置

说明书

一实施方式的半导体存储装置具备行解码器及存储单元阵列，所述存储单元阵列具备第1功能块。第1功能块具备：第1区域(CEL)；第2区域(WLHU)，在第1方向(Y方向)上与第1区域(CEL)相邻；及第3区域(CNCT)，连接第1区域(CEL)与第2区域(WLHU)。存储单元阵列还具备：第1绝缘层(730)，填埋第1区域(CEL)与第2区域(WLHU)之间的第1槽(DY)，且与第3区域(CNCT)相接；第1接触插塞(CP12)，设置在第1绝缘层(730)中，且与行解码器电连接；及第1配线层(IC1)，连接选择栅极线(SGD)与第1接触插塞(CP12)。

分案申请的相关信息

本案是分案申请。本案的母案是申请日为2016年1月13日、申请号为201680052188.1、发明名称为“半导体存储装置”的发明专利申请案。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

已知一种将存储单元三维排列的NAND型闪速存储器。

发明内容

[发明所要解决的问题]

本发明提供一种可缩小功能块尺寸的半导体存储装置。

[解决问题的技术手段]

本实施方式的半导体存储装置具备：行解码器，设置在半导体衬底上；及存储单元阵列，设置在行解码器的上方，且具备第1功能块。第1功能块具备：第1区域，沿着由第1方向及第2方向形成的第1平面扩展，且沿着第2方向具有第1宽度，所述第1方向是半导体衬底的面内方向，所述第2方向是所述面内方向且与第1方向不同；第2区域，沿着第1平面扩展，沿着第2方向具有大于所述第1宽度的第2宽度，且在第1方向上与所述第1区域相邻；及第3区域，沿着第1平面扩展，沿着第2方向具有小于所述第1宽度的第3宽度，且位于第1区域与第2区域之间而将两者连接。第1到第3区域包含沿着半导体衬底的铅垂方向也就是第3方向积层的多条第1字线。第1区域还包含设置在最上层的第1字线的第1选择栅极线。存储单元阵列还具备：第1绝缘层，填埋第1区域与第2区域之间的第1槽，且在第2方向上与第3区域相接；第1接触插塞，设置在第1绝缘层中，且电连接行解码器；及第1配线层，连接第1选择栅极线与第1接触插塞。

附图说明

图1是第1实施方式的存储系统的框图。

图2是第1实施方式的半导体存储装置具备的功能块的电路图。

图3是第1实施方式的行解码器的电路图。

图4是第1实施方式的读出放大器的电路图。

图5是第1实施方式的存储单元阵列及驱动电路的平面布局图。

图6是第1实施方式的存储单元阵列的平面布局图。

图7是第1实施方式的存储单元阵列下区域的平面布局图。

图8是示意性表示第1实施方式的存储单元阵列与存储单元阵列下区域的剖视图。

图9是第1实施方式的子阵列的平面布局图。

图10是第1实施方式的单元组的平面布局图。

图11是第1实施方式的单元组的平面布局图

图12是第1实施方式的单元区域及带道(lane)R的平面布局图。

图13是第1实施方式的单元区域及带道(lane)R的平面布局图。

图14是沿着图6的14-14线的剖视图。

图15是沿着图11的15-15线的剖视图。

图16是沿着图11的16-16线的区域的局部剖视图。