[发明专利]三维存储器件

说明书

公开了3D存储器件以及用于形成其的方法的实施例。在一个示例中，3D存储器件包括：衬底；在衬底上方的外围电路；在外围电路上方的包括交错的导电层和介电层的存储堆叠层；多个沟道结构，其各自垂直地延伸穿过存储堆叠层；与多个沟道结构的上端接触的导电层；第一源极触点，其在存储堆叠层上方并且与多个沟道结构电连接；以及第二源极触点，其在存储堆叠层上方并且与多个沟道结构电连接。

本申请是申请日为2020年7月7日、申请号为202080001422.4、发明名称为“三维存储器件”的中国专利申请的分案申请。

相关申请的交叉引用

本申请要求享受以下申请的优先权的权益：于2020年5月27日提交的名称为“THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092499、于2020年5月27日提交的名称为“METHODS FOR FORMING THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092501、于2020年5月27日提交的名称为“THREE-DIMENSIONAL MEMORYDEVICES”的国际申请No.PCT/CN2020/092504、于2020年5月27日提交的名称为“METHODSFOR FORMING THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092506、于2020年5月27日提交的名称为“THREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092512、以及于2020年5月27日提交的名称为“METHODS FOR FORMINGTHREE-DIMENSIONAL MEMORY DEVICES”的国际申请No.PCT/CN2020/092513，所有这些申请的全部内容通过引用的方式并入本文。

技术领域

本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高。结果，用于平面存储单元的存储密度接近上限。

3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。

发明内容

本文公开了3D存储器件和用于形成3D存储器件的方法的实施例。

在一个示例中，一种3D存储器件包括：衬底；在衬底上的外围电路；在外围电路上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构；与多个沟道结构的上端接触的导电层，导电层的至少部分在P型掺杂半导体层上；在存储堆叠层上方并且与P型掺杂半导体层接触的第一源极触点；以及在存储堆叠层上方并且与N阱接触的第二源极触点。

在另一示例中，一种3D存储器件包括：衬底；在衬底上方的包括交错的导电层和介电层的存储堆叠层；在存储堆叠层上方的P型掺杂半导体层；在P型掺杂半导体层中的N阱；以及各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中的多个沟道结构。多个沟道结构中的每个沟道结构包括存储膜和半导体沟道。存储膜的上端在半导体沟道的上端下方。3D存储器件还包括与多个沟道结构的半导体沟道接触的导电层。导电层的至少部分在P型掺杂半导体层上。

在又一示例中，一种3D存储器件包括：第一半导体结构；第二半导体结构；以及在第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括：包括交错的导电层和介电层的存储堆叠层；P型掺杂半导体层；在P型掺杂半导体层中的N阱；各自垂直地延伸穿过存储堆叠层进入P型掺杂半导体层中并且电连接到外围电路的多个沟道结构；以及将多个沟道结构电连接的导电层，其包括金属硅化物层和金属层。