[发明专利]用于平衡四层级单元编码的存储系统和方法

说明书

提供一种用于具有内部数据加载(IDL)读取的容限的平衡四层级单元(QLC)编码的存储系统和方法。在一个实例中，MLC精细编程方法使用平衡3‑4‑4‑4编码，其中通过每状态分配唯一二进制序列来对数据进行编码。通过使用在MLC状态之间至少提供三状态间隙的唯一3‑4‑4‑4编码来支持IDL读取，同时每页使用相同的ECC冗余。这通过支持IDL读取减小了写入缓冲器，并且归因于平衡映射，还提供了平衡位错误率(BER)。

背景技术

在将数据写入到具有多层级单元(MLC)配置的非易失性存储器时，此过程通常是通过以下来实现的：针对存储器中的完整字线中的所有单元将单元的多个位中的每一个存储于存储器控制器中的随机存取存储器(RAM)中，然后进行用于将电荷注入到每一多位单元中的多阶段编程过程以实现所述单元所要的经编程状态。通常，多阶段编程涉及利用加宽的电压分布对状态进行的最初编程部分(即，“模糊(Foggy)”编程步骤)，以及之后的利用紧密电压分布对所有状态进行的最终编程(即，“精细(Fine)”编程步骤)。作为此多步骤编程过程的部分，且对于多个编程步骤中的每一个，控制器中的存储器可以存储将编程于单元中的所有数据位的副本并处理数据的错误校正码(ECC)位。在可以无错误地从存储器阵列读取在模糊编程步骤中编程的数据或此数据可以在存储器裸片内可靠地解码以支持后面的精细编程步骤的情况下，模糊数据不需要在精细步骤之前临时存储在存储器控制器中，并且存储器控制器内的存储器缓冲器的大小可以减小。

附图说明

图1A是一实施例的非易失性存储系统的框图。

图1B是示出一实施例的存储模块的框图。

图1C是示出一实施例的阶层式存储系统的框图。

图2A是示出根据一实施例的示出于图1A中的非易失性存储系统的控制器的组件的框图。

图2B是示出根据一实施例的示出于图1A中的非易失性存储系统的组件的框图。

图3是示出一实施例的3-4-4-4编码的图表和曲线图。

图4是一实施例的方法的流程图。

图5是一实施例的另一方法的流程图。

图6是用于使用编码方案帮助读取操作的一实施例的方法的曲线图。

具体实施方式

现在转向附图，适用于实施这些实施例的方面的存储系统展示在图1A到图1C中。图1A是示出根据本文中所描述的主题的实施例的非易失性存储系统100(有时在本文中称为存储装置或仅称为装置)的框图。参考图1A，非易失性存储系统100包含控制器102和非易失性存储器，所述非易失性存储器可由一个或多个非易失性存储器裸片104组成。如本文中所使用，术语“裸片”是指形成在单个半导体衬底上的非易失性存储器单元的集合和用于管理那些非易失性存储器单元的物理操作的相关联电路。控制器102与主机系统介接，且将用于读取、编程和擦除操作的命令序列传输到非易失性存储器裸片104。

控制器102(其可以是非易失性存储器控制器(例如闪存、电阻式随机存取存储器(ReRAM)、相变存储器(PCM)或磁阻式随机存取存储器(MRAM)控制器))可采取以下形式：处理电路、微处理器或处理器和存储计算机可读程序代码(例如固件)的计算机可读介质，所述计算机可读程序代码可由例如(微)处理器、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入式微控制器执行。控制器102可配置有硬件和/或固件以执行下文描述和流程图中展示的各种功能。并且，展示为在控制器内部的一些组件也可存储在控制器外部，且可使用其它组件。另外，短语“操作性地与……通信”可意指与……直接通信或经由本文中可或可以不展示或描述的一个或多个组件与……间接(有线或无线)通信。