[发明专利]一种屏蔽栅-沟槽型MOSFET的结构及其制造方法

说明书

本发明公开一种屏蔽栅‑沟槽型MOSFET的结构及其制造方法。本发明中的屏蔽栅‑沟槽型MOSFET采用阶梯栅极氧化物构成栅介质层，所述阶梯栅极介质层为n阶氧化物，从沟槽下方到沟槽上方的氧化物厚度分别为D1，D2，……，Dn，其中，D1D2……Dn。本发明中公开的采用阶梯栅极氧化物作为栅介质层的屏蔽栅‑沟槽型MOSFET结构，可以有效地实现栅极和漏极之间的隔离，减小栅漏电容Cgd，还能使得该MOSFET具有较低的比导通电阻且保持高的击穿电压，提高MOSFET的性能。

技术领域

本发明涉及半导体技术，更具体地，涉及一种屏蔽栅-沟槽型MOSFET的结构及制造方法。

背景技术

金属-氧化物半导体场效应晶体管，简称为金氧半场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）被广泛地应用于电力装置的开关组件，例如电源供应器、整流器或者低压马达控制器等。现有的MOSFET多采用垂直结构的设计，例如沟槽型MOSFET，以提升组件密度。屏蔽栅极式金氧半场效应晶体管是目前业界常见的用来改善现有的沟槽型MOSFET结构中过高的栅极-漏极电容，提高了晶体管的截止电压，并可降低开关损耗。

工作损耗是功率器件最重要的性能参数之一，工作损耗主要包括导通损耗、截止损耗和开关损耗三个方面。其中，导通损耗由导通电阻决定，截止损耗由反向漏电流大小决定，开关损耗是指功率器件在导通和关断的过程中寄生电容充放电带来的损耗。为了满足功率器件适应高频应用的需求，降低功率器件的开关损耗具有深远的影响。影响开关损耗的寄生电容包含栅源电容C_gs、栅漏电容C_gd以及源漏电容C_ds三大部分，其中栅漏电容C_gd对开关损耗的影响最大。栅漏电容C_gd对开关时间和动态消耗的影响都特别大，并且由于米勒效应，栅漏电容C_gd构成反向传输电容，因此，希望栅漏电容C_gd尽可能小。目前，很多的研究和专利技术都旨在降低功率器件的栅漏电容C_gd和栅源电容C_gs。

在本公司之前申请的专利CN111933529B中，介绍一种沟槽型MOSFET的制造方法及其结构，其主要是通过在栅极导体和屏蔽导体之间设置三层绝缘层结构，即氧化物-氮化物-氧化物的三层绝缘层，区别于仅有一层氧化物的绝缘层，其厚度将变得更厚且更加易于控制，得到的绝缘层的厚度也会更加均一和稳定。且采用此结构的沟槽型MOSFET有足够的质量和厚度来支持可能存在于屏蔽导体和栅极导体之间的电势差，也将具有更小的C_gs和更低的开关损耗。

另一方面，实现减小的比导通电阻（欧姆-面积）性能也是MOSFET器件设计的一大目标。器件的比导通电阻R_sp为导通电阻与器件面积的乘积，即比导通电阻=导通电阻×器件面积。减少的比导通电阻可以确定MOSFET器件设计的产品的成品和毛利润。例如，低比导通电阻允许较小的MOSFET晶粒或芯片，这又将减少半导体材料和封装结构的成本。然而，在功率MOSFET器件设计中，击穿电压BV与比导通电阻R_sp之间的基本关系为：R_sp∝BV^2.5。从以上击穿电压与比导通电阻的关系中可以看出，若使得器件可以在高压中应用，则需要较大的击穿电压，此时比导通电阻将急剧上升，这将限制了一些MOSFET器件在高压功率集成电路中的应用，尤其是要求低导通损耗和小芯片面积的电路中。因此，在器件设计时，需要实现功率MOSFET两个关键参数高压和低比导通电阻之间的平衡，使得设计的器件既能保持低比导通电阻（R_sp）又能保持高电压MOS晶体管所需的击穿电压（BV）。

因此，亟需要设计一种屏蔽栅-沟槽型MOSFET的结构，既能有效降低栅漏电容，又能具有较低的比导通电阻且保持高的击穿电压。

发明内容