[发明专利]版图结构及芯片的测试方法

说明书

本发明提供了一种版图结构，包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域；第2个至第N个所述测试芯片版图均位于所述第1个测试芯片版图的空白区域内，或者，所述第i个测试芯片版图位于所述第i‑1个测试芯片版图的空白区域内，其中，N≥1，1≤i≤N。在所述测试区域外的空白区域内放置所述测试芯片版图，如此，在第1个测试芯片版图大小的区域内能够制造出第2个至第N个测试芯片。本发明可以提高测试芯片版图的使用率，以缩小所述测试芯片在晶圆上所占用的面积。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种版图结构及芯片的测试方法。

背景技术

随着集成电路的技术不断地提升，芯片的最小的设计尺寸也在不断降低，单位面积芯片上的器件数量也越来越多。因此在芯片设计开发阶段，设计者经常采用多项目晶圆(Multi Project Wafer，简称MPW)，就是将多个具有相同工艺的芯片品种放在同一晶圆上流片。在该晶圆流片后，可以得到多个品种的芯片，且每个品种的芯片都有数十片芯片样品，这一数量对于设计开发阶段的实验、测试已经足够。这样，芯片开发的实验费用由所有参加MPW的项目组按照自己的芯片在晶圆上所占的面积分担流片费用，可以降低芯片的开发成本和新产品开发风险，降低中小集成电路设计企业在起步时的门槛，也降低单次实验流片造成的资源严重浪费。

同时，由于晶圆上会搭载多个品种的芯片，也就需要多个测试芯片，目前，用于测试芯片的测试针卡，基于制作成本考虑，通常都会固定采用几套测试针卡，因此，一般测试芯片都是采用固定版图形式的引脚。由于测试针卡的版图形式固定，所以，有些测试芯片版图面积都由于测试针卡的限定而比自身IP的面积增大很多，使得测试芯片版图中存在的面积浪费的问题，因此，需要找到一种新的测试芯片版图结构，能够提高测试芯片版图面积的使用率。

发明内容

本发明的目的在于提供一种版图结构及芯片的测试方法，能够提高测试芯片版图面积的使用率，以缩小测试芯片在晶圆上所占用的面积。

为了达到上述目的，本发明提供了一种版图结构，包括第1个至第N个测试芯片版图，每个所述测试芯片版图均具有测试区域以及位于所述测试区域外的空白区域；

第2个至第N个所述测试芯片版图均位于所述第1个测试芯片版图的空白区域内，或者，所述第i个测试芯片版图位于所述第i-1个测试芯片版图的空白区域内，其中，N≥1，1≤i≤N。

可选的，所述测试区域包括器件区域、导电连接线区域及引脚区域，所述引脚区域围绕所述器件区域，所述导电连接线区域位于所述器件区域与所述引脚区域之间，所述空白区域为位于所述器件区域、所述引脚区域及所述导电连接线区域之外的区域。

可选的，所述引脚区域内具有多个引脚图案，所述导电连接线区域内具有多个导电连接线图案，所述引脚图案通过对应的所述导电连接线图案与所述器件区域连接。

可选的，所述第1个测试芯片版图的器件区域位于所述版图结构的中心位置，所述第1个测试芯片版图的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图沿所述第1个测试芯片版图的器件区域的外周周向分布。

可选的，第2个至第N个所述测试芯片版图均相同。

可选的，所述第1个测试芯片版图的器件区域位于所述版图结构的中心位置的一侧，所述第1个测试芯片版图的引脚区域位于所述版图结构的边缘位置，第2个至第N个所述测试芯片版图位于所述版图结构的中心位置的另一侧。

可选的，第1个至第N个所述测试芯片版图对应的测试芯片的工艺制程均相同。

可选的，第1个至第N个所述测试芯片版图对应的测试芯片的在金属化过程中形成的互联线的层数相同。

此外，本发明还提供了一种芯片的测试方法，包括：