[发明专利]半导体结构及其制备方法

说明书

本发明涉及一种半导体结构及其制备方法，包括：提供衬底；于所述衬底内形成栅极沟槽，所述栅极沟槽包括第一沟槽及第二沟槽；所述第二沟槽位于所述第一沟槽上方，且与所述第一沟槽相连通，所述第二沟槽的宽度大于所述第一沟槽的宽度；于所述栅极沟槽内形成栅极字线。本发明的半导体结构的制备方法通过制备上部比下部宽的栅极沟槽，可以得到上部比较宽的栅极字线，由于栅极字线的上部比较宽，便于第一互连结构与栅极字线的对准接触，可以确保第一互连结构与栅极字线具有足够大的接触面积，从而减小第一互连结构与栅极字线的接触电阻，提高存储器件的电性，使得存储器件具有较好的读写速度和存储效率。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

动态存储器的发展追求高速度，高集成密度，低功耗等。随着半导体器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的DRAM制造过程中，栅极字线的尺寸微缩，栅极字线与导互连结构接触电阻高低直接决定了DRAM在电性方面的优良与否；连接处的阻值高低，直接决定了电流高低和信号延迟时间；尤其对于栅极字线，电流信号的大小以及稳定性，直接决定了器件存储的速度和存储效率。

然而，在现有工艺中，栅极字线顶部的宽度比较小，在形成于栅极字线电连接的互连结构的互连通孔时，光刻对准的偏移或图形转移过程中的偏移都会导致形成的互连结构相较于栅极字线出现偏移，使得二者的接触面积较小，从而导致互连结构与栅极字线的接触电阻较高。

发明内容

基于此，有必要针对上述问题，提供一种半导体结构及其制备方法，以解决现有技术中由于栅极字线顶部的宽度较小而导致的互连结构相较于栅极字线出现偏移，使得二者的接触面积较小，从而导致互连结构与栅极字线的接触电阻较高的问题。

一种半导体结构的制备方法，包括：

提供衬底；

于所述衬底内形成栅极沟槽，所述栅极沟槽包括第一沟槽及第二沟槽；所述第二沟槽位于所述第一沟槽上方，且与所述第一沟槽相连通，所述第二沟槽的宽度大于所述第一沟槽的宽度；

于所述栅极沟槽内形成栅极字线。

在一个可选的实施例中，

所述于所述衬底内形成栅极沟槽包括：

于所述衬底内形成所述第一沟槽；

形成牺牲层，所述牺牲层包括第一部分及第二部分；所述第一部分填满所述第一沟槽，所述第二部分覆盖所述衬底的上表面及所述第一部分的上表面；

于所述第二部分内形成隔离槽，以将所述第二部分图形化为牺牲图形，所述牺牲图形与所述第一部分对应设置，且所述牺牲图形的宽度大于所述第一部分的宽度；

于所述隔离槽内形成填充层，所述填充层填满所述隔离槽；

去除所述牺牲图形形成所述第二沟槽；

去除所述第一部分。

在一个可选的实施例中，所述填充层包括通过外延方式生长的硅层或锗层或锗化硅层。

在一个可选的实施例中，还包括：对所述填充层进行热处理以在所述填充层的表面形成第二氧化层。

在一个可选的实施例中，还包括：在所述第一沟槽的侧壁形成第一氧化层，所述第一氧化层和所述第二氧化层在所述栅极沟槽的表面无缝连接。

在一个可选的实施例中，所述于所述栅极沟槽内形成栅极字线包括：

于所述栅极沟槽内形成字线导电层，所述字线导电层填满所述第一沟槽，且延伸至所述第二沟槽内。

在一个可选的实施例中，