[发明专利]执行命令总线训练的装置和方法

说明书

公开了执行命令总线训练的装置和方法。执行命令总线训练(CBT)操作的动态随机存取存储器(DRAM)装置包括：时钟端子，接收时钟信号；数据时钟端子，接收数据时钟信号；第一数据端子，接收第一数据信号；多个命令/地址端子，在CBT操作期间接收CBT图案，CBT图案包括多个命令/地址信号；多个第二数据端子，在CBT操作期间与所述多个命令/地址信号一一对应；CBT控制逻辑，在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，当确定第一数据信号的第一逻辑电平时进入CBT模式；在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，通过所述多个第二数据端子输出确定的CBT图案；当确第一数据信号的第二逻辑电平时退出CBT模式。

本申请是于2018年11月21日提交的、申请号为201811390156.X的、发明名称为“用于支持命令总线训练模式的存储装置及操作其的方法”的发明专利申请的分案申请。

技术领域

本发明构思涉及一种半导体存储装置，更具体地，涉及一种执行命令总线训练(CBT)的装置和方法。

背景技术

面向移动的存储装置(诸如，低功率双倍数据速率(LPDDR)同步动态随机存取存储器(SDRAM))通常用于移动电子装置(诸如，智能电话、平板PC和/或超级书)中。随着移动操作系统(OS)的容量增大以支持由移动电子装置执行的多任务操作，可能期望提供具有低功耗特性和高速操作性能的移动电子装置。

为了提高存储装置的高速操作性能，可将高速时钟信号提供给存储装置和存储控制器(或中央处理单元(CPU))之间的接口。存储装置可响应于从存储控制器接收的时钟信号处理从存储控制器接收的信号，并且可将发送到存储控制器的信号与时钟信号同步。为了支持高数据传输速度，可增大从存储控制器提供的时钟信号的频率。因此，存储装置正确接收发送的信号可能是重要的。因此，存储装置可采用总线训练技术。

发明内容

本发明构思提供了一种用于支持命令总线训练(CBT)模式的存储装置及操作所述存储装置的方法。

根据本发明构思的一个方面，提供了一种用于支持CBT模式的存储装置。该存储装置包括：与数据时钟信号相关联的端子；与包括CBT图案的命令/地址信号相关联的端子；与包括第一数据信号和第二数据信号的数据信号相关联的端子，其中，第二数据信号用于在CBT模式下输出CBT图案，并且与命令/地址信号一一对应；和控制逻辑，被配置为响应于与数据时钟信号同步的第一数据信号的第一逻辑电平而开始进入CBT模式，并且还被配置为响应于第一数据信号的与第一逻辑电平相反的第二逻辑电平从CBT模式退出。

根据本发明构思的一方面，提供了一种操作用于支持CBT模式的存储装置的方法。该方法包括：接收数据时钟信号；响应于与数据时钟信号同步的第一数据信号的第一逻辑电平进入CBT模式；在CBT模式下接收由命令/地址信号的位配置形成的CBT图案；在CBT模式下，通过与第二数据信号相关联的端子输出CBT图案，其中，第二数据信号与命令/地址信号一一对应；响应于与数据时钟信号同步的第一数据信号的与第一逻辑电平相反的第二逻辑电平从CBT模式退出。在CBT模式下第二数据信号不包括第一数据信号。

根据本发明构思的一方面，提供了一种存储系统，包括：存储装置，被配置为响应于第一数据信号的逻辑电平而进入命令总线训练(CBT)模式或从CBT模式退出；和存储控制器，被配置为通过与命令/地址信号相关联的端子将CBT图案发送到存储装置。用于在CBT模式下输出CBT图案的第二数据信号与命令/地址信号一一对应，并且在CBT模式下不包括第一数据信号。存储装置还被配置为在CBT模式下执行以下操作：根据接收到与第二数据信号相关联的端子的第二参考电压设置代码改变参考电压值，将命令/地址信号或一对数据时钟信号终结到与存储在模式寄存器中的ODT代码设置相应的电阻值，并且关闭数据信号的ODT。

附图说明

通过以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，其中：

图1是示出根据本发明构思的示例实施例的存储系统的框图；