[发明专利]浮栅型分栅闪存器件结构及其制造方法

说明书

本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制造方法。方法包括：在第一导电类型衬底的闪存区上形成依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层；定义闪存元胞区；使得闪存元胞区位置处形成第一导电类型防穿通注入区；沉积第一介质层；对第一介质层进行刻蚀，形成第一侧墙；以掩模层和第一侧墙为掩膜，未覆盖第一侧墙的控制栅多晶硅层和多晶硅间隔层，被刻蚀去除；进行第一导电类型晕环注入，形成第一导电类型晕环；沉积第二介质层，刻蚀形成第二侧墙；使得未覆盖第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被刻蚀去除；以第二侧墙和第一侧墙为掩膜，形成第二导电类型注入区。

技术领域

本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制造方法。

背景技术

浮栅型分栅闪存器由于其有利于节省芯片面积，提高存储集成密度，被广泛应用于各种嵌入式电子产品如金融IC卡、汽车电子等领域中。

图1示出了相关技术中的浮栅型分栅闪存器件的剖视结构示意图，参照图1，该浮栅型分栅闪存器件包括形成于P型衬底11中的第一P型区17，该第一P型区17用于防止器件穿通。该第一P型区17两侧的P型衬底11中分别形成漏区25和源区24，该漏区25和源区24靠近第一P型区17一侧的P型衬底11均形成LDD区22。该第一P型区17上形成栅极结构，该栅极结构包括第一分栅结构A和第二分栅结构B，该第一分栅结构A和第二分栅结构B之间形成有选择栅结构C，该第一分栅结构A与选择栅结构C之间，以及第二分栅结构B与选择栅结构C之间分别隔离有介质层16、18、19。位于选择栅结构C下方的第一P型区17中形成第二P型区117，该第二P型区117用于提高器件阈值电压。

另外，第一分栅结构A和第二分栅结构B均包括由下至上依次层叠的浮栅介质层12、浮栅多晶硅层13、多晶硅间介质层14和控制栅多晶硅层15。该选择栅结构C包括由下至上依次层叠的选择栅介质层19、选择栅多晶硅层20和选择栅保护层21。

但是，在存储密度的要求下，使得图1所示相关技术中分栅结构尺寸的缩小会容易引起短沟道效应，且若向该相关技术中引入晕环注入则会大幅降低浮栅器件的结击穿电压，无法满足浮栅闪存的要求。

发明内容

本申请提供了一种浮栅型分栅闪存器件结构及其制造方法，用于解决相关技术中分栅结构尺寸的缩小会容易引起短沟道效应的问题。

为了解决上述技术问题，本申请的第一方面提供一种浮栅型分栅闪存器件结构的制作方法，所述浮栅型分栅闪存器件结构包括以下步骤：

提供第一导电类型衬底；

在所述第一导电类型衬底的闪存区上形成，由下至上依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层；

通过掩模层定义出闪存元胞区，使得所述闪存元胞区外露；

进行第一导电类型离子注入，使得在所述闪存元胞区位置处的第一导电类型衬底中，形成第一导电类型防穿通注入区；

沉积第一介质层；对所述第一介质层进行各向异性刻蚀，使得在所述闪存元胞区的控制栅多晶硅层上，靠近所述掩模层的周侧形成第一侧墙；

以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入，使得在所述第一导电类型防穿通注入区中，形成第一导电类型晕环；

沉积第二介质层；对所述第二介质层进行各向异性刻蚀，使得在所述闪存元胞区中，外露的所述浮栅多晶硅层上，靠近所述第一侧墙的周侧形成第二侧墙；

以所述第二侧墙和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被自对准刻蚀去除；