[发明专利]一种基于CRC16的单比特纠错FPGA实现方法

说明书

本发明涉及一种基于CRC16的单比特纠错FPGA实现方法，包括数据缓存模块、读缓存控制模块、错误判断仲裁模块及发送控制模块，所述错误判断仲裁模块包括CRC计算模块、Hash映射模块和错误查询判断模块，本发明通过将数据信息和冗余信息一块送入CRC计算模块进行Hash运算，减少了数据处理、判断过程中的延迟，降低了数据位宽，即减少了数据检索的地址空间，具有数据处理效率高、节省硬件资源的有益效果。

技术领域

本发明涉及计算机技术领域，尤其涉及数据传输处理技术，具体是指一种基于CRC16的单比特纠错FPGA实现方法。

背景技术

在大数据时代的今天，对数据传输的安全性和效率提出了更高的要求。安全性中主要的一点就是数据传输的正确性。传输效率，是在传输相同数据的情况下占用较少的带宽，即带宽一定的情况下传输更多的数据。如果数据传输错误了，就需要对数据进行重传，这样就占用了额外的带宽，导致传输效率降低。电子设备如此普及的今天，各处都存在电磁干扰，对数据传输的安全性造成了极大的不利，同时也对数据传输和处理设备提出了更高的要求。

CRC(循环冗余校验)是一种重要的线性分组码，不但具有极强的传输错误检测能力，而且采用并行的处理方式在FPGA(现场可编程门阵列)内部容易实现。特别适合于高速数据传输时，单比特错误的定位。

为了对数据传输过程中产生的异常错误进行识别与纠正，数据发送方需要添加数据的冗余信息与有效数据一块发送给接收方，以供接收方对数据传输异常与否的判断及异常时的纠错。如图1所示，现有技术的处理过程如下：

(1)接收设备接收到数据之后先对数据部分做CRC运算；

(2)将接收设备运算的CRC值与接收到的CRC值作比较。相同，则传输正常；不同，则跳到(3)去查表；

(3)将计算得出的CRC值作为RAM的检索地址，用来查表。查表得出是单比特异常还是多比特异常，并且在单比特异常的情况下给出异常比特位。

现有技术方案分为在CPU(中央处理器)中实现和在FPGA中实现两种，而CPU无法实现数据的并行处理，效率低，FPGA的实现方案则通常在接收端将数据信息和冗余检验信息分开来处理增加了延时，降低了数据处理的效率，在查表的过程中用计算得出的CRC值作为RAM(随机存取存储器)的检索地址，由于数据位宽比较大，所以占用FPGA的片上RAM和逻辑资源太多，导致了资源的浪费。此现有方案效率低、资源消耗大。

发明内容

本发明针对现有技术的不足，为高速数据传输过程中出现的单特比特异常错误提供了一种简单、高效的基于CRC16的单比特纠错FPGA实现方法。

本发明是通过如下技术方案实现的，提供了一种基于CRC16的单比特纠错FPGA实现方法，包括数据缓存模块、读缓存控制模块、错误判断仲裁模块及发送控制模块，其特征在于，所述错误判断仲裁模块包括CRC计算模块、Hash(散列函数)映射模块和错误查询判断模块，过程如下：

(1)从网络上送来的数据首先经过mac层，送入数据缓存模块，实现数据的缓存；

(2)当读缓存控制模块判断缓存模块中有数据时，读取缓存的数据信息和冗余信息送入CRC计算模块；

(3)利用CRC计算模块进行数据信息和冗余信息的CRC计算，当计算结果为0时，表明数据传输是正常的，直接将正常的结果返回给读缓存控制模块；当计算结果不为0时，表明数据传输存在异常情况，将CRC计算结果送给Hash映射模块；

(4)Hash映射模块，该模块中例化一个深度为2ⁿ⁺¹、宽度为n+m的RAM，其中n为单比特异常位置序号的位宽；m为CRC计算模块得出数据的位宽，Hash映射模块将CRC值变换为较短的数据作为索引值用于检索RAM对应地址的数据；