[发明专利]半导体结构的形成方法

说明书

本公开提供半导体结构的形成方法。方法包括提供半导体基板，与形成图案化金属结构于半导体基板上，其中图案化金属结构包括单一沉积步骤所沉积的第一金属层与第二金属层。方法还包括蚀刻第二金属层的一部分，以形成金属插塞于第二金属层中，而图案化金属结构的第一金属层具有第一金属结构于金属插塞之下并接触金属插塞。

技术领域

本发明实施例一般涉及集成电路装置，更特别地涉及集成电路的多层内连线结构。

背景技术

集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并减少相关成本。

尺寸缩小亦增加制作与处理集成电路的复杂度。为了实现这些进展，制作与处理集成电路的方法亦需类似发展。举例来说，随着集成电路结构尺寸持续缩小，多层内连线结构变的更紧密而增加多层内连线结构的内连线的接点电阻，造成效能、良率、与成本的挑战。进阶集成电路技术节点造成较高的接点电阻，会明显延迟(有时阻挡)进出集成电路装置如晶体管的有效线路的信号，而抵销进阶技术节点中的集成电路装置的效能改善。综上所述，虽然现有的内连线通常符合其发展目的，但无法完全符合所有方面的需求。

发明内容

本发明一实施例提供半导体结构的形成方法，包括：提供半导体基板；形成图案化金属结构于半导体基板上，其中图案化金属结构包括单一沉积步骤所沉积的第一金属层与第二金属层；以及蚀刻第二金属层的一部分，以形成金属插塞于第二金属层中，图案化金属结构的第一金属层具有第一金属结构于金属插塞之下并接触金属插塞。

本发明一些实施例提供半导体结构，包括：半导体基板；第一层间介电层，位于半导体基板上；图案化金属结构，位于第一层间介电层中，图案化金属结构包括金属插塞与第一金属结构，图案化金属结构具有自金属插塞至第一金属结构的连续侧壁斜率，且图案化金属结构具有上表面；第二金属结构，直接接触图案化金属结构的上表面；以及阻障层，位于第二金属结构的下表面与侧壁表面上。

本发明一些实施例提供半导体结构的形成方法，包括：提供半导体结构，其包含半导体基板与第一层间介电层位于半导体基板上，第一层间介电层具有图案化金属结构位于其中，图案化金属结构包括第一金属结构与具有露出的上表面的金属插塞；选择性形成蚀刻停止层于第一层间介电层上，其中形成蚀刻停止层之后维持露出金属插塞的上表面；形成第二层间介电层于蚀刻停止层与金属插塞的露出的上表面上；蚀刻第二层间介电层以露出金属插塞的上表面，其中蚀刻第二层间介电层的步骤包括进行蚀刻工艺，其采用的蚀刻剂相对于蚀刻停止层以选择性蚀刻第二层间介电层；选择性形成阻障层于蚀刻停止层与第二层间介电层上，其中形成阻障层之后维持露出金属插塞的上表面；以及形成第二金属结构于阻障层与金属插塞的露出的上表面上。

附图说明

图1是本发明多种实施例中，制作多层内连线结构的内连线结构的方法的流程图。

图2A及图2B、图3A及图3B、图4A及图4B、图5、图6A及图6B、图7A及图7B、图8A及图8B、图9A及图9B、图10A及图10B、图11A及图11B、图12A及图12B、图13A及图13B、图14A及图14B、图15A及图15B、图16A及图16B、图17A及图17B、图18A及图18B、与图19A及图19B是本发明多种实施例中，半导体装置于制作的多种阶段的附图。

附图标记说明：

R1：第一区

R2：第二区

7A、7B、8A、8B、11A、11B、12A、12B、18A、18B、19A、19B：剖线

100、100A、100B：方法