[发明专利]实现流水线调度的方法、装置、计算机存储介质及终端

说明书

本文公开一种实现流水线调度的方法、装置、计算机存储介质及终端，本发明实施例流水级不对齐时，获取流水线运算数据的各流水级的运行时间信息；根据获取的各流水级的运行时间信息调整一个以上流水级的运行时钟频率，以实现流水级对齐。实现了实时的流水线的自动调度，降低了流水线的功率消耗，提升了流水线的传输带宽和运行效率。

技术领域

本文涉及但不限于芯片处理技术，尤指一种实现流水线调度的方法、装置、计算机存储介质及终端。

背景技术

在主机与加解密芯片通信中，在相同硬件资源前提下，采用流水线方式对从通信接口开始到加解密处理的数据调度处理，可以大大提升系统带宽，实现数据的高速传输处理。

要使流水线中包含的各个流水级运行达到最大效率，需要保证各流水级的运行时间相同或大致相同，若各流水级运行时间不同，则需要通过设置空等(空闲等待)方式，确保各流水级运行时间保持相同，这会延长处理芯片所需时间，造成资源浪费。以串行外设接口(SPI)作为通信接口的加解密芯片为例，图1为相关技术实现加解密芯片数据处理的系统组成示意图，如图1所示，系统包括SPI、四通道直接存储器访问(DMA)和用于加解密处理的加解密模块；其中，四通道直接存储器访问(DMA)包括：第一内置式远端监控(EDMAC)、第二EDMAC、第一静态随机存取存储器(SRAM)发送模块、第二SRAM发送模块，第一SRAM接收模块、第二SRAM接收模块；第一EDMAC与SPI接口连接，接收待运算数据，第一EDMAC通过发送通道一传输待运算的数据到第一SRAM发送模块，通过发送通道三将数据发送至第二EDMAC，经由第二EDMAC发送至加解密模块；同样的，第一EDMAC通过发送通道二传输待运算的数据到第二SRAM发送模块，通过发送通道四将数据发送至第二EDMAC，经由第二EDMAC发送至加解密模块；DMA在传输数据过程中对待运算数据进行预处理；加解密模块对接收到的预处理数据进行加解密处理后，第二EDMAC通过接收通道三传输加解密后的数据到第一SRAM接收模块，通过接收通道一将加解密后的数据发送至第一EDMAC，完成加解密数据回传；同样的，第二EDMAC通过接收通道四传输加解密后的数据到第二SRAM接收模块，通过接收通道二将加解密后的数据发送至第一EDMAC，完成加解密数据回传；基于图1的系统，外部主机通过SPI将待运算数据传输给加解密芯片，加解密芯片对待运算数据进行预处理后再执行加解密处理；一般的，相关技术通过包括国产哈希算法(SM3)在内的算法对待运算数据进行预处理；采用包括非对称加解密算法(SM2)在内的算法对数据进行加解密处理；上述待运算数据的数据量一般符合加解密处理的数据长度要求，如摘要验签、消息验签、长数据验签分别对应不同的一百～几百比特(Byte)字节。待运算数据进行预处理后经过DMA传输，通过SM2进行加解密处理；为实现大数据量运算高速处理，一般需要设置多个用于运行SM2的流水级同时工作，假设设置有三个运行SM2的流水级，通过下划线和编号定义为SM2_0、SM2_1和SM2_2，则SM2_0、SM2_1和SM2_2分别进行一部分加解密处理。SM2对预处理后的数据进行加解密处理后，通过DMA和SPI将加解密处理后的数据回传给外部主机，从而完成一次加解密芯片的数据处理。除流水级SM2_0、SM2_1和SM2_2以外，相关技术一般将通过SM3进行的预处理通过一个流水级实现。在流水线运行时，各流水级执行时间相等的流水线称为对齐流水线，对齐流水线可以获得最大加速比。各流水级用时不相等的流水线称为非对齐流水线；为实现非对齐流水线的正常工作，相关技术一般对用时较少的流水级需进行空等设置，流水线会因此损失部分运行效率。以包含四个流水级的流水线为例，图2为对齐流水线的工作示意图，如图2所示，图中S1、S2、S3和S4表示四个流水级，每一行按照时间排序的S1、S2、S3和S4表示一个加解密芯片的完整的数据加解密处理过程；纵向上按照流水线空间排布的S1在时间上连续，表示的是对不同的加解密芯片通过SM3执行预处理；纵向上按照流水线空间排布的每个S2在时间上连续，分别表示SM2_0、SM2_1和SM2_2对其所在行的预处理后的数据进行加解密处理；图中的四个流水级的执行时间相同，每个流水级的运算时间均为△T。图3为非对齐流水线的工作示意图，如图3所示，S1运算时间为△T，大于与S2、S3和S4的运算时间，为保证流水线正常工作，S2～S4均需进行空等设置，将运算时间扩展至△T，才可以实现流水级对齐，进而保证流水线的正常工作。流水线中的流水级运算时间不相同，会导致流水级的运算速度不匹配，进行空等设置虽然可以实现流水级对齐，降低了对加解密芯片进行调度处理的传输带宽，此外，在该传输带宽下过多的加解密模块的运行也增大了系统的功耗。若将加解密模块设置在较慢的运算速率或未将预处理模块配置在最佳的运算速率上，也将降低加解密芯片的数据传输带宽。