[发明专利]包括外延源极线和位线的存储阵列

说明书

本公开涉及包括外延源极线和位线的存储阵列。公开了一种3D存储阵列及其形成方法，其中，水平合并并且垂直不合并的外延源极/漏极区域被用作源极线和位线。在实施例中，一种存储阵列包括：第一沟道区域，在半导体衬底之上；第一外延区域，电耦合到第一沟道区域；第二外延区域，在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料，在第一外延区域和第二外延区域之间，第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质，围绕第一沟道区域；以及栅极电极，围绕栅极电介质。

技术领域

本公开总体涉及半导体器件，具体地，涉及包括外延源极线和位线的存储阵列。

背景技术

半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。

发明内容

根据本公开的一个实施例，提供了一种存储阵列，包括：第一沟道区域，在半导体衬底之上；第一外延区域，电耦合到第一沟道区域；第二外延区域，在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料，在第一外延区域和第二外延区域之间，其中，第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质，围绕第一沟道区域；以及栅极电极，围绕栅极电介质。

根据本公开的另一实施例，提供了一种半导体器件，包括：第一沟道区域，在半导体衬底之上；第二沟道区域，在垂直方向上位于第一沟道区域正上方；第一栅极结构，围绕第一沟道区域和第二沟道区域；第三沟道区域，在水平方向上与第一沟道区域相邻；第一源极/漏极区域，电耦合到第一沟道区域和第三沟道区域；以及第二源极/漏极区域，电耦合到第二沟道区域并与第一源极/漏极区域隔离，其中，第一电介质材料在第一源极/ 漏极区域和第二源极/漏极区域之间延伸。

根据本公开的又一实施例，提供了一种方法，包括：在半导体衬底之上形成多层堆叠，该多层堆叠包括第一半导体材料和第二半导体材料的交替层；图案化多层堆叠，以形成包括第一半导体材料的第一多个纳米结构以及包括第二半导体材料的第二多个纳米结构，第二多个纳米结构包括第一纳米结构、第二纳米结构和第三纳米结构，第二纳米结构在与半导体衬底的主表面平行的方向上与第一纳米结构相邻，第三纳米结构在与半导体衬底的主表面垂直的方向上位于第一纳米结构正上方；在多层堆叠之上形成栅极结构；蚀刻多层堆叠，以形成与栅极结构相邻的第一凹槽；以及从第二多个纳米结构外延生长源极/漏极区域，其中，在外延生长源极/漏极区域之后，从第一纳米结构外延生长的第一源极/漏极区域和从第二纳米结构外延生长的第二源极/漏极区域彼此合并，并且其中，从第三纳米结构外延生长的第三源极/漏极区域与第一源极/漏极区域隔离。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1A和图1B示出了根据一些实施例的存储阵列的透视图和电路图。