[发明专利]集成电路电源ESD防护布局结构

说明书

集成电路电源ESD防护布局结构，将集成电路中的工作电源VDD与电源地VSS以最小PAD宽度靠近构建，在工作电源VDD与电源地VSS之间的冗余空间分别为工作电源VDD与电源地VSS构建一个电源ESD保护电路；其中，工作电源VDD与电源地VSS的电源ESD保护电路由NMOS构建为同一个公用阱POWER ESD NMOS。与现有技术相比，本发明的有益效果在于：在同等条件下，集成电路的面积能减小10％‑20％，能够兼容的封装形式更多，封装起来更灵活；能够尽可能的缩短作电源VDD与电源地VSS泄放通路，提升集成电路的电源ESD能力。

技术领域

本发明涉及集成电路技术领域，具体的是集成电路电源ESD防护布局结构。

背景技术

对于IC芯片而言，ESD(静电放电)保护电路的设计，其目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在芯片任意两引脚之间发生的ESD事件时，都有适合的低阻旁路将ESD电流引入集成电路的工作电源VDD，然后通过集成电路的电源地VSS将ESD电流释放到片外去，从而到达保护芯片内部电路的目的。

传统的IC芯片，其集成电路的工作电源VDD与电源地VSS的电源ESD布局通常设计为分布较远，工作电源VDD与电源地VSS独立的分别使用一个ESD保护结构。这样的做法，通常需要将工作电源VDD与电源地VSS对应的两个芯片管脚间距增大，导致芯片面积利用率较低。而且，由于集成电路中工作电源VDD与电源地VSS分布的比较远，这样就会导致工作电源VDD到电源地VSS的走线长度，使得ESD泄放通路的电阻偏大，不利于缩短ESD的泄放时间，ESD保护电路对芯片内部集成电路的保护能力有限。

发明内容

为了弥补现有技术的上述不足，本发明提供了一种集成电路电源ESD防护布局结构，其技术方案如下。

集成电路电源ESD防护布局结构，将集成电路中的工作电源VDD与电源地VSS以最小PAD宽度靠近构建，在工作电源VDD与电源地VSS之间的冗余空间分别为工作电源VDD与电源地VSS构建一个电源ESD保护电路；其中，工作电源VDD与电源地VSS的电源ESD保护电路由NMOS构建为同一个公用阱POWER ESD NMOS。

与现有技术相比，本发明的有益效果在于：

在同等条件下，集成电路的面积能减小10％-20％，能够兼容的封装形式更多，封装起来更灵活；能够尽可能的缩短作电源VDD与电源地VSS泄放通路，提升集成电路的电源ESD能力。

下面，结合说明书附图和具体实施方式对本发明做进一步的说明。

附图说明

图1是本发明的结构示意图。

图2是本发明的工作原理示意图。

图3是本发明的第一种实施方式的结构示意图。

图4是本发明的第二种实施方式的结构示意图。

图5是本发明的第三种实施方式的结构示意图。

图6是本发明的第四种实施方式的结构示意图。

图7是本发明的第五种实施方式的结构示意图。

具体实施方式

如图1所示，集成电路电源ESD防护布局结构，将集成电路中的工作电源VDD与电源地VSS以最小PAD宽度靠近构建，在工作电源VDD与电源地VSS之间的冗余空间为工作电源VDD与电源地VSS构建一个电源ESD保护电路；其中，工作电源VDD与电源地VSS的电源ESD保护电路由NMOS构建为同一个公用阱POWER ESD NMOS。