[发明专利]半导体结构和静电防护的测试方法

说明书

本发明实施例提供一种半导体结构和一种静电防护的测试方法，半导体结构包括：介质层，介质层具有正对的第一面和第二面；伪电连接层，伪电连接层位于第一面上；位于第一面上的电连接层，且电连接层与伪电连接层之间具有间隔；第一导电层，第一导电层位于第二面上，第一导电层与伪电连接层具有第一正对区域，且第一导电层、介质层与伪电连接层构成第一电容；第二导电层，第二导电层位于第二面上，第二导电层与电连接层具有第二正对区域，且第二导电层、介质层与伪电连接层构成第二电容，第二电容的电容量小于第一电容的电容量。本发明实施例有利于降低静电释放对电连接层的危害，以提高半导体结构的电学性能。

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构和静电防护的测试方法。

背景技术

随着集成电路工艺制造水平越来越高，为实现更大的封装密度，电路中各结构的特征尺寸越来越小，各结构对静电释放(ESD，ElectroStatic discharge)的干扰更加敏感。实际应用环境中，集成电路的封装结构中的引脚都会受到ESD干扰。特别是球栅阵列封装(BGA，Ball Grid Array)，这种封装形式体积小，单位面积内可放置的引脚数量多，且引脚之间的距离更小，更易产生ESD干扰。

因此，如何降低封装结构中的引脚受到的ESD干扰成为急需解决的问题。

发明内容

本发明实施例解决的技术问题为提供一种半导体结构和一种静电防护的测试方法，有利于降低静电释放对电连接层的危害，以提高半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：介质层，所述介质层具有正对的第一面和第二面；伪电连接层，所述伪电连接层位于所述第一面上；位于所述第一面上的电连接层，且所述电连接层与所述伪电连接层之间具有间隔；第一导电层，所述第一导电层位于所述第二面上，所述第一导电层与所述伪电连接层具有第一正对区域，且所述第一导电层、所述介质层与所述伪电连接层构成第一电容；第二导电层，所述第二导电层位于所述第二面上，所述第二导电层与所述电连接层具有第二正对区域，且所述第二导电层、所述介质层与所述电连接层构成第二电容，所述第二电容的电容量小于所述第一电容的电容量。

另外，所述第一电容的电容量与所述第二电容的电容量的比值为2～9。

另外，所述第一正对区域在所述介质层上的正投影面积为第一面积，所述第二正对区域在所述介质层上的正投影面积为第二面积，且所述第一面积等于所述第二面积。

另外，在所述伪电连接层指向所述第一导电层的方向上，与所述第一正对区域正对的所述介质层的最小厚度为第一厚度，与所述第二正对区域正对的所述介质层的厚度为第二厚度，且所述第一厚度小于所述第二厚度。

另外，所述介质层为单层结构；所述介质层靠近所述第一导电层和/或所述伪电连接层的一侧具有凹槽，所述凹槽在所述第一导电层表面上的正投影为第一投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第一投影不重叠。

另外，所述第一导电层和/或所述伪电连接层填充满所述凹槽。

另外，在所述伪电连接层指向所述第一导电层的方向上，所述介质层为包括至少两层基础介质层的叠层结构，且相邻层的所述基础介质层的材料不同；靠近所述第一导电层和/或所述第一伪电连接层的所述基础介质层具有开口，所述开口在所述第一导电层表面上的正投影为第三投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第三投影不重叠。

另外，所述第一导电层和/或所述伪电连接层填充满所述开口。