[发明专利]一种基于等价取模测试的高级综合工具缺陷检测方法

说明书

本发明属于检测技术以及软件测试技术领域，尤其涉及一种基于等价取模测试的高级综合工具缺陷检测方法。本发明采用了等价取模测试思路，但针对于高级综合工具特点，在等价取模测试在种子代码中删除未执行代码或插入代码的变异操作基础上，增加了对种子代码进行转换的变异操作，并使用仿真器模拟仿真种子代码和变异后代码被待测试高级综合工具综合所得到的两个HDL代码，比较两个HDL代码是否有相同的仿真输出结果来判断待测试高级综合工具是否存在缺陷。本发明方法能够产生有效的高级综合工具测试的测试用例，能够有效检测高级综合工具中存在的缺陷，并能够自动化生成Bug报告，以供开发人员快速修复缺陷。

技术领域

本发明属于检测技术以及软件测试技术领域，尤其涉及一种基于等价取模测试的高级综合工具缺陷检测方法。

背景技术

近年来，随着数字化、网络化和智能化的发展，FPGA(Field Programmable GateArray)的应用领域得到快速扩张。FPGA作为通信、航天、军工等领域的关键核心器件，是保障国家战略安全的重要支撑基础。因此，高效完成FPGA设计开发工作至关重要。

在FPGA设计开发过程中，高级综合(High-level synthesis，HLS)技术至关重要。高级综合技术是将电路设计规范的算法级或行为级描述在一定的约束条件下转化为电路结构描述的方法和过程。高级综合设计过程较传统的RTL(Register Transfer Level)设计过程，降低了FPGA开发人员的开发成本，使得不精通微体系结构和数字电路的软件或者算法工程师能够高效地完成FPGA设计工作，提高了FPGA设计开发工作的效率。高级综合工具则在高级综合设计过程起到了重要的支撑作用，高级综合工具可以将高级语言编写的算法代码(如C/C++代码)转为硬件描述语言(Hardware Description Language，HDL)代码，例如Verilog代码、VHDL代码等。高级综合工具能否正确地运行，影响着FPGA设计的准确性。现有的一些发明专利中，如实现SystemC验证的方法和验证平台组件架构(专利申请号：202011129206.6)通过TLI接口实现待验证SystemC设计与已有VerilogRTL验证平台的连接，以完成SystemC验证工作，进而保证最终电路的正确性，而此方法未针对由于高级综合工具的缺陷所导致的电路设计缺陷进行检验。又如一种支持EDA软件的自动化测试并记录的方法及系统(专利号：CN202010130642.9)主要针对于FPGA逻辑综合软件进行测试。在FPGA设计过程中，FPGA逻辑综合是高级综合完成之后的设计过程，高级综合的输出可作为FPGA逻辑综合的输入。针对于FPGA逻辑综合软件的测试，仍无法保证经过高级综合工具处理后的FPGA设计的正确性。综合上述现有发明专利情况，可发现鲜有针对于高级综合工具进行缺陷检测的发明专利。目前，主流的商用高级综合工具有VivadoHLS、IntelHLSCompiler等等，开源高级综合工具有LegUp、Bambu等等，这些工具仍在不断地迭代以修补被遗漏的缺陷。因此，对于高级综合工具进行严格的测试工作十分的急迫且必要。

等价取模测试(Equivalence Modulo Inputs)方法在编译器测试领域起到了举足轻重的作用。等价取模测试通过构建变异程序，比较种子程序与变异程序在相同测试输入下是否有相同的输出来发现编译器存在的缺陷。对于高级综合工具来说，其输入是高级语言代码，如C/C++代码，其输出则是HDL代码，例如Verilog、VHDL等代码。随机生成的高级语言代码作为测试用例，产生的有效测试用例数量较少，而等价取模测试在种子程序中删除未执行代码或插入代码的变异操作产生的测试用例数量较少，依赖于种子程序的数量，也较难构建出可供高级综合工具可优化的测试用例，造成对于高级综合工具测试效率低下。那么如何高效产生高级综合工具测试用例是一个急需解决的问题。同时，由于高级综合工具的输出是HDL代码，如何判断测试输出结果的正确性，进而判断高级综合工具是否存在缺陷，这也是一个亟待解决的问题。

发明内容