[发明专利]一种半导体器件布局结构

说明书

本发明公开了一种半导体器件布局结构，其可使半导体器件尺寸缩小，同时可确保半导体器件的电学性能，其包括衬底、布置于衬底上的源极区、漏极区、栅极区、连通源极区与漏极区的沟道、连接线，源极区、漏极区、栅极区均为主动区域，主动区域包括第一主动区域、第二主动区域，源极区、漏极区均包括若干间隔平行分布的第一主动区域，栅极区包括三个间隔平行分布的第二主动区域，且三个第二主动区域分别与源极区和漏极区的两侧端、中部垂直，连接线位于相邻两个第二主动区域之间，连接线与栅极区平行，与第一主动区域垂直相交，连接线的两端凸出于第一主动区域的两侧，或连接线位于第一主动区域的中部位置或边缘位置，第二主动区域的宽度为14nm。

技术领域

本发明涉及半导体技术领域，具体为一种半导体器件布局结构。

背景技术

半导体指常温下导电性能介于导体与绝缘体之间的材料，其主要用于集成电路、消费电子、通信系统、光伏发电、照明、大功率电压转换等领域中，常见的半导体材料包括硅、锗、砷化镓等。目前常见的半导体器件为场效应晶体管，金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(MOSFET)，是一种可以广泛使用在模拟电路与数字电路的场效晶体管，其工作原理是在管体的端口上施加特定的电压，电子通过沟道从一端(源极)送到另一端(漏极)，并通过栅极决定上述沟通的导通或关闭，因此，栅极、源极、漏极的长度、宽度、厚度、布局结构等工艺参数严重影响管体的电学性能。

传统的MOSFET结构中，栅极长度最低为20nm，当低于20nm时，漏电流增大，管体的电流控制能力下降，现有的立体型结构的FinFET晶体管(鳍式晶体管)、基于SOI的超薄绝缘层上硅晶体管(UTB-SOI，也就是FD-SOI晶体管)可以改善上述漏电流大、电流控制能力低等问题，早期大量的电学仿真结果表明，同时减小FD-SOI衬底的BOX厚度和顶层硅厚度能够降低晶体管的漏致势垒降低(DIBL)程度，FDSOI平面电晶体的栅极可持续往下微缩到14奈米，但现有技术中栅极可微缩到14纳米的晶体管结构较为缺乏，因此设计一种使晶体管尺寸有效缩小，在改善晶体管工艺的同时，确保器件电学性能的半导体器件布局结构成为本领域人员亟待解决的问题。

发明内容

针对现有技术中存在的现有半导体器件在缩小尺寸时，其电学性能下降，半导体器件布局结构无法同时满足工艺改善和器件效能提升的问题，本发明提供了一种半导体器件布局结构，其可缩小半导体器件尺寸，同时可确保电学性能，可使半导体器件同时满足工艺改善和器件效能提升的要求。

为实现上述目的，本发明采用如下技术方案：一种半导体器件布局结构，其包括衬底、布置于所述衬底上的源极区、漏极区、栅极区、连通所述源极区与所述漏极区的沟道，其特征在于，所述源极区、漏极区、栅极区均为主动区域，所述主动区域包括第一主动区域、第二主动区域，所述源极区、漏极区均包括若干间隔平行分布的第一主动区域，所述栅极区包括三个间隔平行分布的第二主动区域，且三个所述第二主动区域分别与所述源极区和漏极区两侧端、中部垂直；

所述半导体器件为FinFET晶体管或FDSOI晶体管；

其还包括连接线，所述连接线位于相邻两个所述第二主动区域之间，所述连接线与所述栅极区平行，与所述第一主动区域垂直相交；

当所述半导体器件为FinFET晶体管时，所述连接线的两端凸出于所述第一主动区域的两侧，当所述半导体器件为FDSOI晶体管时，所述连接线位于所述第一主动区域的中部位置或边缘位置；

所述第二主动区域的宽度为14nm。

其进一步特征在于，

所述第一主动区域均为条状、块状、方形、U形或L形；

所述第一主动区域的数量为1个～1536个；

所述连接线为条状或方形；

当所述连接线为条状时，所述连接线向两侧延伸，所述连接线的延伸方向与所述源极区、漏极区的延伸方向垂直；