[发明专利]一种支持自动排序功能的硬件微架构

说明书

本发明为一种支持自动排序功能的硬件微架构电路设计，包括：一个并行寄存器组、一套位值并行判断装置、一组地址寄存器组、排序控制器。本发明用于对并行数据进行自动排序、自动输出极值。可应用在芯片设计中，提高数据的排序处理效率。

技术领域

本发明属于计算机硬件、数字集成电路设计领域，具体涉及一种支持自动排序功能的硬件电路。

背景技术

排序操作与求最大、最小值操作都是常见的算法步骤，广泛应用于人工智能网络算法的header层计算。这些操作算法在工程实现上常见为通过软件编程处理，由通用核心处理器CPU或GPU处理。这种实现方法需要极高的实现成本。本发明结合芯片设计技术，通过对排序算法进行电路架构订制设计，可以降低排序算法的实现成本。

发明内容

本发明提供一种支持自动排序功能的硬件微架构，支持硬件自动完成排序、求取极值等功能，可用于算法处理加速器的芯片设计，针对这种类型的数学计算步骤实现硬件加速，同时还能兼顾性能、面积与功耗的设计关系，并缩小固件代码的空间占用。

本发明提供的这种支持自动排序功能的硬件电路，其组成包括：

一个并行寄存器组，用来缓存需要被排序的源数据；

一套位值并行判断装置，每次判断所有数据的当前高位，循环进行判断；

一组地址寄存器组，用来存储当前判定得到的最值的组内偏移地址；

排序控制器，随时根据判断状态，控制地址寄存器组。

本发明的效果在于：

1、发挥硬件并行的高效率；

2、更适合在低成本嵌入式ASIC芯片上实现。

附图说明

图1为本发明一种支持自动排序功能的硬件装置结构图；

图2为构成所述寄存器组的每个寄存器内的移位结构图；

图3为硬件自动排序的工作流程图；

附图标记说明