[发明专利]一种从寄存器阵列输出数据的电路装置

说明书

本发明提供一种从寄存器阵列输出数据的电路装置，包括一个2维数据阵列、一个多路选择器。本发明利用不同尺寸卷积核数据的周边空间相关性，降低神经网络计算的触突连接数量，具有方便设计规模伸缩扩展的特点。

技术领域

本发明属于计算机硬件、处理器设计领域，数字集成电路设计领域，具体涉及一种从寄存器阵列中输出数据的电路装置。

背景技术

人工智能算法和图像视觉算法常采取2维卷积计算。计算任务的主要特点为输入的数据量大、输入数据具有空间特征信息的耦合性，计算所需的数据往往包括已经计算过的数据，输入数据往往为从张量格式的数据中以一定空间规律抽取的等等。统称为数据空间相关性。

卷积计算根据“卷积视野”不同，其卷积核尺寸k可变。人工智能算法包括多种k尺寸的卷积，为了组成通用的张量计算电路，需要卷积计算输入数据引擎具有足够的灵活性，以支持所有必须的k尺寸。

发明内容

本发明提供一种从寄存器阵列输出数据的电路装置，可以组成通用张量处理器，用于支持各种尺寸卷积核的卷积计算，以及用于通用尺寸的矩阵运算的加速处理。

所述电路装置包括：

一个2维数据阵列电路装置，能够充分利用2维图数据的相关性；

一个多路选择器，将特定位置上的并行数据选通输出。

所述多路选择器的输入来自于按照特定规律设计选出的少数寄存器；该设计规律与所支持的卷积操作的卷积核尺寸相关。支持各种不同尺寸的卷积核操作，同时也不浪费阵列中的寄存器空间。

本发明的效果在于：

1、提高了寄存器阵列的使用效率；

2、适合在低成本嵌入式ASIC芯片上实现。

附图说明

图1为所述输出电路装置的结构图；

附图标记说明

202 寄存器阵列；

2021 并行寄存器；

2022 带特定输出连接的并行寄存器；

2031 并行数据访问引擎中的多路选择器。

具体实施方式

下面通过附图和实施例，对本发明做进一步的详细描述。

图1为本发明的一种实施例，为一种从寄存器阵列输出数据的电路装置结构图。其中包括寄存器阵列202、并行数据访问引擎203中的多路选择器2031。

图1中的空白方块表示一组并行寄存器，其位宽由位寄存器并行的组成，适配所需要缓存的数据位宽。每一组并行寄存器在四个周围方向有读写两操作的连接线。每一组并行寄存器的输入是从周围4个方向的寄存数据选通的。选择信号和寄存器写的信号由阵列控制器控制。如果阵列控制器将时钟连续使能，在阵列控制器的同时控制下，数据在阵列寄存器中形成按照维度、随着时钟“流动”的整体扫描功能。

以k=3为例，图1中左下角的寄存器可以通过阵列控制器的所述控制方法，游程扫描左下角3x3空间内的所有寄存器，这个空间内的每个寄存器的值都会“流过”左下角寄存器。反过来，每个寄存器中又会“经过”这样的数据：以自身为中心，周围3x3空间内的所有数据。

图1中，多路选择器2031的输入数据分别来自左下角对角线方向的有限个寄存器，而不需要全相连和更多的选择器。在节省了大量芯片上的互联资源的同时，还能支持图1所示k=1，3，5，7这4个尺寸的卷积核计算。