[发明专利]一种支持乱序多读写的寄存器组电路装置

说明书

本发明是一种支持乱序多读写寄存器组电路装置，包括：多端口乱序写选择控制器、多端口写选择阵列、写指令队列、寄存器组文件。本发明用于顺序或乱序的多发射多执行处理器，解决对寄存器组电路的乱序多读多写问题。本发明所述寄存器组文件中包含一个特定的写选择控制器，实现一种特定的基于标识符的流水线控制机制。

技术领域

本发明属于计算机硬件、超标量处理器设计领域，数字集成电路设计领域，具体涉及一种处理器核心微架构及寄存器组文件装置。

背景技术

超标量处理器拥有多发射指令的硬件装置以及多个执行单元并行执行所发射的指令，多个执行单元分别适应不用的指令功能，而各个执行过程时间也不一样，导致同时发射的代码，其执行结束的次序不同，造成执行后的写回乱序现象。

还有的超标量处理器设计在指令发射阶段就会引入发射的乱序，结合多执行的不同结束时间，也更普遍的造成写回的乱序现象。

专利CN1501292A给出了比较完整的多端口寄存器组文件及其设计方法。但是该发明对于写选择生成器的设计过于简单，不能处理多个写端口同时命中同一个寄存器地址时的冲突问题。

专利US20110161616A1发明了一种寄存器重命名的办法，用于多线程处理器对寄存器的管理控制，还不能完全解决单线程多执行的设计所需要的乱序处理问题。专利US20130151818A1只是对寄存器的指针进行管理，不能解决指令的乱序执行问题。

发明内容

本发明提供一种支持乱序的多端口寄存器组电路装置，主要解决对于可乱序执行的超标量处理器中，多端口同时写同一个寄存器，以及任意一个寄存器的“写后写”的问题。

为实现处理上述多端口乱序写冲突的目的，本发明实施例结合处理器流水线微架构设计，提供了一种乱序多端口写选择控制器装置，该多端口写选择控制装置包括若干相互耦合的写使能产生器，以及写优先级比较器，将低优先级的写使能关闭，从而令高优先级的数据写入寄存器。

写优先级比较器将对应多个端口与当前端口之间的写地址和标识进行特定的判断。所需判断方法与要素还包括标识的大小与数值距离，包括范式距离，该方法是基于本发明所提出的一套特定的标识产生机制而设计的。

本发明的效果在于：

1、简化了超标量处理器乱序多写回的控制复杂度

2、提高了超标量处理器性能

3、更适合在低成本嵌入式ASIC芯片上实现。

附图说明

图1为本发明一种支持乱序的多端口寄存器组文件的硬件结构图；

图2为本发明所述超标量处理器流水线的结构及设计方法图；

图3为本发明所述指令标识符产生的逻辑流程图；

图4为本发明所述指令标识符大小与指令先后判断说明图；

图5为本发明所述写使能产生器的一个具体的实施例结构图；

图6为本发明所述写优先比较器的一个具体的实施例结构图；

图7为写使能产生器简图和乱序多端口与每个端口的写使能产生器之间的连接示意图；

图8为本发明所述的写端口数据选择器；

附图标记说明

i 同时可并行发射的指令数目

m 执行单元数目，读端口数目

n 写端口数目

id 本发明所述的指令标识符，当读写寄存器时也作为端口输入信息，作为写使能产生器中写优先级比较器的输入

A,B 比较器两个输入端口的地址信息

idA，idB 比较器两个输入端口的标识符信息

boundary 本发明所述的标识符数值距离边界