[发明专利]一种处理器数据存取微架构

说明书

本发明提出一种处理器数据存取微架构，并提供一种数据存取操作的优化策略。本发明的数据存取微架构包括：读指令队列，写缓冲器，和前端总线传输控制器。本发明能够实际减少处理器前端总线的操作数量，提升内存系统的存取效率并降低功耗，并自动维护因为简并、调整数据读写顺序而引出的数据传输正确性问题。

技术领域

本发明属于计算机硬件、微处理器、计算处理器设计领域，数字集成电路设计领域，具体涉及一种数据存取混合操作的优化策略及其实现方法。

背景技术

处理器中的存取单元（load-store unit/LSU）是一种特殊的执行单元，执行对内存系统的存储和读取的指令。经过LSU、缓存（L1 cache）以及内存管理单元（MMU）之后，指令转化为存取微操作，最终向片内的处理器前端总线提出读写请求，转化为总线传输操作。

专利US20110302367A1描述了一种专门为DRAM写处理而优化的写缓冲装置。该发明设计了所缓冲的写微操作进行排序（sorting）的方法，但没有设计可支持写混合策略与操作的优化策略方法。

专利US6496905B1描述了一种具有支持总线突发批处理（burst）功能的写缓冲机制，明确了可以应用这种功能的存储性质，如可缓冲性质（bufferable）和写回存储策略（Write Back），但没有指出优化策略和设计方法。现代总线对于突发批处理功能可以支持不同的数据处理长度，该发明也未解决相应的优化问题。

发明内容

本发明提供一种处理器数据存取微架构，可用于核心处理器设计中LSU的设计，以解决以下问题：

对于处理器设计，支持多种混合写策略、多种存储性质时，化简处理器前端总线接口的设计、片上总线效率的问题；

设计模块化问题，总线协议的替换、可配置性问题。

为实现上述目的，本发明实施例对数据存取混合操作进行梳理，提出了针对性的优化策略和方法，再结合多种混合写策略、多种存储性质要求，提供了一种处理器前端总线屏蔽装置，该总线屏蔽装置包括：

写缓冲器，是对混合存取操作实现优化策略的核心装置；

读请求队列和前端总线传输级接口。

本发明的效果在于：

1、简化了处理器前端总线逻辑的设计实现复杂度；

2、提高了处理器前端总线效率；

3、更适合在低成本嵌入式ASIC芯片上实现。

附图说明

图1为本发明所涉及的一种多核处理器实施例结构图；

图2为本发明所述写缓冲器的设计结构图；

图3为本发明所述优化策略产生器和选择器设计结构图；

图4为本发明所述混合写策略的功能流程图；

图5为本发明所述数据存取操作的优化策略流程图；

附图标记说明

CPU-0 处理器顶层，包括但不限于单核架构和同构多核架构

CC CPU Core，处理器核心，即流水线架构核心

SCU Data coherence Snoop Control Unit，多核数据一致性嗅探及控制单元

SQ snoop queue，invalidation处理队列，执行数据屏蔽、数据同步的部分功能

MMU memory management，内存块控制单元

D$ L1 Data Cache，第一级数据缓存装置

BB Bus Barriar，总线屏蔽装置

Wbuf write buffer，写缓冲器

WBC write buffer controller，写缓冲控制器