[发明专利]一种带有超节点以及超节点控制器的众核处理器的应用方法

说明书

本发明公开了一种带有超节点以及超节点控制器的众核处理器，包括片上网络和至少一个与片上网络相连的超节点，所述超节点包括超节点控制器和多个内核，所述超节点控制器分别与片上网络以及各个内核相连，所述多个内核通过超节点控制器实现与片上网络之间的数据交互，所述超节点控制器中设有FIFO以及数据仲裁器。针对现有众核处理器核心数目增加导致互连线面积的急速增加，从而增加了长线延迟，降低了时钟频率的问题，本发明提出一种超节点控制器(SNC)结构，由几个内核组成一个超节点，且通过超节点控制器来实现几个内核与片上网络之间的数据交互，从而减少互连线的面积，避免长线延迟的影响，有利于减少处理器设计和验证的复杂性。

技术领域

本发明涉及嵌入式数字信号处理器，具体涉及一种带有超节点以及超节点控制器的众核处理器。

背景技术

自20世纪90年代，斯坦福大学的研究人员提出所谓的“单片多处理器”，也称为“多核处理器”以来，多核结构逐渐成为通用处理器的主流，并按照摩尔定律发展，进入所谓的“众核时代”，即片内核心数量达到32以上，甚至数百核心。目前，众核处理器的主流结构是“通用中央处理器(CPU)核心+应用专用核心”的异构融合结构，应用专有核心又分为同构众核和异构众核两种结构。同构众核结构中核心的数量在32核以上，核间互连采用片上互连网络。随着核心数目的增多，内核与片上网络之间的互连结构(数据通道结构)的复杂度将会成倍的增加，这将导致互连线面积的急速增加，从而增加了长线延迟，降低了时钟频率。

发明内容

本发明要解决的技术问题：针对现有众核处理器核心数目增加导致互连线面积的急速增加，从而增加了长线延迟，降低了时钟频率的问题，提供一种带有超节点以及超节点控制器的众核处理器，本发明提出一种超节点控制器(SNC)结构，由几个内核组成一个超节点，且通过超节点控制器来实现几个内核与片上网络之间的数据交互，从而减少互连线的面积，避免长线延迟的影响，有利于减少处理器设计和验证的复杂性。

为了解决上述技术问题，本发明采用的技术方案为：

一种带有超节点以及超节点控制器的众核处理器，包括片上网络和至少一个与片上网络相连的超节点，所述超节点包括超节点控制器和多个内核，所述超节点控制器分别与片上网络以及各个内核相连，所述多个内核通过超节点控制器实现与片上网络之间的数据交互，所述超节点控制器中设有FIFO以及数据仲裁器。

可选地，所述超节点控制器通过AXI总线与片上网络相连，所述超节点控制器通过AXI总线与各个内核相连。

可选地，所述超节点控制器中的FIFO为读写同步FIFO，所述读写同步FIFO的组成包括地址控制部分和存储数据的RAM部分。

可选地，所述片上网络中的数据传输通道包括读地址通道、读数据通道、写地址通道、写数据通道和写响应通道共五条数据传输通道，所述超节点控制器中的数据传输通道包括读地址通道、读数据通道、写通道和写响应通道四条数据传输通道，所述超节点控制器中的写通道同时与片上网络的写地址通道、写数据通道两者对接、其它的三条数据传输通道与片上网络的同名数据传输通道一一对接。