[发明专利]一种FPGA的多通道高速收发器环回测试方法和装置

说明书

本申请涉及一种FPGA的多通道高速收发器环回测试方法和装置。所述方法包括：根据对FPGA的多通道高速收发器的环回测试设计对应的测试装置，基于高速收发通道单元、用户辅助模块、数据校验模块、通道状态指示模块、初始化模块和时钟信号模块，以前一项测试通过为前提依次进行单通道收发测试、同参考时钟多通道收发测试、不同参考时钟多通道收发测试和功能性测试。本申请由单通道测试入手逐渐加大测试难度，最终对多通道收发不同参考时钟的模式进行测试，提高了迭代测试的效率，保证了高速收发器在不同条件下的可靠性；本申请还能够通过配置所提供的装置，对多通道高速收发器的常用功能进行功能性测试，以确保其能够正确地收发数据。

技术领域

本申请涉及集成电路测试技术领域，特别是涉及一种FPGA的多通道高速收发器环回测试方法和装置。

背景技术

FPGA(Field－Programmable Gate Array)即现场可编程门阵列，作为一种可编程器件，既解决了专用集成电路的不足，又克服了可编程器件逻辑门电路数量有限的缺点。FPGA集成了大量触发器、查找表LUT以及布线等原始逻辑资源，并且提供了可配置的I/O口以及硬IP(GTx、BlockRAM、PLL、通用接口等)，依赖工程师采用硬件描述语言(HDL，HardwareDescriptionLanguage)进行编码，各个逻辑并行工作来实现指定的功能。

高速收发器GTx(Gigabit Transceiver)是Xilinx针对Gigabit应用的FPGA开发的高速串行接口。其接收和发送方向均由PCS(物理编码子层)和PMA(物理介质接入层)两部分组成，PCS提供丰富的物理编码层特性，如8b/10b编码等；PMA部分为模拟电路，提供高性能串行接口特性，如CDR(时钟信号恢复，ClockDataRecovery)。接收端CDR的功能为：由于GTx传输不带随路时钟，因此在接收端必须自己做时钟恢复和数据恢复。首先外部数据经过均衡器，从均衡器出来的数据进入时钟数据恢复电路，GTx使用相位旋转CDR结构，从DFE(反馈均衡算法)进来的数据分别被边缘采样器和数据采样器捕获，然后CDR状态机根据两者决定数据流的相位并反馈控制相位内插器(PI)，当数据采样器的位置位于眼图中央的时候边缘采样器锁定到数据流的传输域。其中CPLL(Channel PLL，单通道锁相环)或者QPLL(QuadPLL，单组锁相环)为相位内插器提供基础时钟，使CDR状态机能很好进行相位控制。

目前常用的多通道高速口环回测试方法是：针对设计所需的高速收发通道，利用Xilinx的VIVADO或者其他的开发平台，在GTWIZARD IP核调用相应数量通道的高速口，通过环回测试，比较所需的高速收发通道发送和接收的数据，从而验证电路方案的可行性。

但是以上方法存在以下缺点：直接对设计所需的高速通道进行仿真，若通道数量巨大，会导致测试时间过长，不利于高效迭代测试；而且通常的方案仅对高速通道的电路设计合理性进行了测试，并未对高速通道其他的实用功能进行测试，测试结果不完整。

发明内容

基于此，有必要针对上述技术问题，提供一种能够实现多通道高速收发器的高效迭代测试，并在验证电路方案的可行性基础上测试其功能的一种FPGA的多通道高速收发器环回测试方法和装置。

一种FPGA的多通道高速收发器环回测试装置，包括：高速收发通道单元、数据生成模块、数据校验模块、通道状态指示模块、初始化模块、时钟信号模块和用户辅助模块。

高速收发通道单元的总数和待测多通道高速收发器的收发通道数量相同。

数据生成模块用于生成测试发送数据，数据校验模块用于对接收数据进行校验，并输出数据校验状态信号。

对应每个高速收发通道单元分别设置通道状态指示模块和初始化模块，通道状态指示模块用于根据数据校验状态信号输出通道状态指示信号，初始化模块用于根据用户辅助模块输出的通道复位信号进行通道初始化。