[发明专利]半导体结构的形成方法及半导体结构

说明书

本申请实施例提供一种半导体结构的形成方法及半导体结构，半导体结构的形成方法，包括：提供基底，基底上形成有分立的位线结构；在位线结构间隙底部的基底表面上形成第一牺牲层；形成填充分立的位线结构间隙的第二牺牲层，第二牺牲层位于第一牺牲层顶部，且第一牺牲层和第二牺牲层的材料不相同；图形化第二牺牲层和第一牺牲层形成开口，在位线结构延伸的方向上，形成的开口和剩余第二牺牲层交替排布；形成填充开口的介质层；去除剩余的第一牺牲层和第二牺牲层形成电容接触孔，在位线结构延伸的方向上，形成的电容接触孔和介质层交替排布；本申请实施例旨在不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。

技术领域

本申请涉及半导体形成方法领域，特别涉及一种半导体结构的形成方法及半导体结构。

背景技术

随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)的线宽逐渐减小，相邻位线结构之间的间距也逐渐减小，会导致后续在相邻位线结构之间形成的介质层和电容接触孔的深宽比变大。

在图形化牺牲层，形成相邻位线结构之间的介质层所需沟槽的过程中，由于介质层的深宽比较大，图形化形成的沟槽也具有较大的深宽比，可能会造成底部牺牲层存在刻蚀残留，刻蚀残留在后续形成电容接触孔的过程中会导致相邻的电容接触孔相连通，从而影响半导体结构的良率；若对刻蚀残留进行二次刻蚀，会导致沟槽的尺寸变大，从而影响后续形成电容接触孔的尺寸。

在介质层和电容接触孔的深宽比变大的情况下，如何形成刻蚀完全的沟槽，且不影响介质层尺寸大小和电容接触孔尺寸大小，是当前亟待解决的问题。

发明内容

本申请实施例提供一种半导体结构的形成方法及半导体结构，旨在不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。

为解决上述技术问题，本申请实施例提供了一种半导体结构的形成方法，包括：提供基底，基底上形成有分立的位线结构；在位线结构间隙底部的基底表面上形成第一牺牲层；形成填充分立的位线结构间隙的第二牺牲层，第二牺牲层位于第一牺牲层顶部，且第一牺牲层和第二牺牲层的材料不相同；图形化第二牺牲层和第一牺牲层形成开口，在位线结构延伸的方向上，形成的开口和剩余第二牺牲层交替排布；形成填充开口的介质层；去除剩余的第一牺牲层和第二牺牲层形成电容接触孔，在位线结构延伸的方向上，形成的电容接触孔和介质层交替排布。

与相关技术相比，在分立的位线结构的间隙形成的牺牲层包括位于底部的第一牺牲层和位于顶部的第二牺牲层，第一牺牲层和第二牺牲层的材料不同，即刻蚀牺牲层形成开口的过程中，减小了每次刻蚀工艺所需刻蚀的牺牲层的厚度，即降低了单次刻蚀工艺所需形成沟槽的深宽比，保证每次刻蚀工艺形成的沟槽底部不存在刻蚀残留；另外，由于第一牺牲层和第二牺牲层的材料不同，在刻蚀第一牺牲层的过程中并不会影响刻蚀第二牺牲层形成的沟槽，从而保证不影响介质层尺寸和电容接触孔尺寸的前提下，形成刻蚀完全的沟槽。

另外，在位线结构间隙底部的基底表面上形成第一牺牲层，包括以下步骤：形成覆盖位线结构顶部和侧壁，以及覆盖位线结构间隙底部基底的第一牺牲膜；去除位于位线结构顶部和侧壁的第一牺牲膜，剩余第一牺牲膜构成第一牺牲层。

另外，第一牺牲膜采用原子层沉积的方式形成。

另外，形成的第一牺牲层的厚度范围为3～10nm，通过形成厚度为3～10nm的第一牺牲层201以提高第一牺牲层201和第二牺牲层202的稳定性。

另外，第一牺牲层和第二牺牲层的厚度比小于或等于1：10，通过形成厚度比小于等于1：10的第一牺牲层201和第二牺牲层202，以进一步保证形成的第一牺牲层201和第二牺牲层202的稳定性。

另外，在位线结构间隙底部的基底表面上形成第一牺牲层，包括以下步骤：在位线结构间隙底部的基底表面上形成第一子牺牲层；在第一子牺牲层的顶部表面形成第二子牺牲层，第一子牺牲层的材料与第二子牺牲层的材料不同，第一子牺牲层与第二子牺牲层共同构成第一牺牲层。