[发明专利]提供小摆动电压感测的感测放大器架构

说明书

本发明题为“提供小摆动电压感测的感测放大器架构”。本发明提出了一种感测放大器架构，该感测放大器架构由于能够感测通态存储器单元与断态存储器单元之间的较小电压摆动而可减少感测时间。该感测放大器包括感测电容器，该感测电容器在一侧上可连接到多个位线并且在另一侧上可连接到主感测放大器区段。该主区段包括由一对反相器形成的锁存器，该锁存器具有连接到电容器的输入以及由第三反相器连接到电容器的另一侧的输出。为了对锁存器进行预充电，短接输入和输出节点，然后连接电容器以基于所选择的存储器单元是通态还是断态来通过所选择的存储器单元使电容器放电。用于每个位线的编程数据锁存器可将位线偏置到编程使能或编程禁止电平。

背景技术

半导体存储器广泛用于各种电子设备，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算设备、服务器、固态驱动器、非移动计算设备和其他设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。

附图说明

图1A是存储器设备的功能框图。

图1B是描绘存储器结构的一个示例的框图。

图2是描绘存储器系统的一个实施方案的框图。

图3是单片三维存储器结构的一个实施方案的一部分的透视图。

图4是多个NAND串的示意图。

图5描绘了具有竖直交叉点结构的三维存储器阵列的一部分的各种实施方案。

图6描绘了每单元三位的实施方案中的阈值电压分布。

图7A是描述用于编程/写入的过程的一个实施方案的流程图。

图7B是描述用于将数据编程/写入到与公共字线连接的存储器单元中的过程的一个实施方案的流程图。

图7C描绘了编程/写入和验证操作期间的字线电压。

图8是描述用于从非易失性存储器单元读取数据的过程的一个实施方案的流程图。

图9示出了连接到所选择的存储器单元的感测放大器架构的示例。

图10是示出用于感测操作的图9的感测放大器电路的操作的一个实施方案的流程图。

图11是示出涉及相对于图9和图10描述的读取过程的一些时序的一组波形。

图12是感测裕度曲线图以示出图9的感测放大器结构中的感测节点上的电压摆动。

图13是感测裕度曲线图以示出如图12中的感测节点上的电压摆动，但电压摆动更大。

图14是使用通态存储器单元与断态存储器单元之间的小电压摆动来确定所选择的存储器单元的数据状态的感测放大器架构的一个实施方案的高级框图。

图15是图14的感测放大器的实施方案的更详细示意图。

图16提供了有关图15的SDL区段的附加细节。

图17至图19提供了有关图14和图15的感测放大器结构的主SA区段及其操作的更多细节。

图20是使用图14至图19的感测放大器结构的感测操作的一个实施方案的流程图。

图21是用于传输和写入数据以便使用图14至图19的感测放大器结构进行编程操作的一个实施方案的流程图。

图22是示出向SDL区段的编程锁存器中的数据传输的一组波形。

图23是示出编程验证操作的实施方案的一组波形。

具体实施方式