[发明专利]半导体存储装置

说明书

实施方式的半导体存储装置包含衬底(20)、源极线(SL)、多个字线(WL)、柱(MP)、外周导电体层(62)、下层导电体层(73)、及第1接点(C3L)。源极线(SL)在核心区域(MA)中设置在衬底(20)的上方。柱(MP)的底部到达源极线(SL)，与多个字线(WL)的交叉部分分别作为存储单元发挥功能。外周导电体层(62)在第1区域(WR)中包含在具备源极线(SL)的第1层中，且以包围核心区域(MA)的方式设置。下层导电体层(73)在第1区域(WR)中包含在第2层(D2)中。第1接点(C3L)在第1区域(WR)以包围核心区域(MA)的方式设置在下层导电体层(73)之上，上端包含在第1层中，且与外周导电体层(62)电连接。

[相关申请]

本申请享有以日本专利申请2020-156717号(申请日：2020年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式主要涉及一种半导体存储装置。

背景技术

已知有一种能够非易失地存储数据的NAND(not and，与非)型闪速存储器。

发明内容

实施方式提供一种能够提升良率的半导体存储装置。

半导体存储装置的衬底具有核心区域及第1区域。第1区域以包围核心区域外周的方式设置。源极线在核心区域设置在衬底的上方。多个字线在核心区域设置在源极线的上方。多个字线在与衬底的表面交叉的第1方向上相互分开地设置。柱在核心区域中在第1方向上延伸。柱的底部到达源极线。柱与字线的交叉部分作为存储单元发挥功能。外周导电体层在第1区域以包围核心区域的方式设置。外周导电体层包含在具备源极线的第1层中。下层导电体层设置在第1区域。下层导电体层包含在第1层与衬底之间的第2层中。第1接点在第1区域以包围核心区域的方式设置在下层导电体层之上。第1接点的上端包含在第1层中。第1接点与外周导电体层电连接。

附图说明

图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置的平面布局的一例的俯视图。

图4是表示第1实施方式的半导体存储装置的核心区域中的平面布局的一例的俯视图。

图5是表示第1实施方式的半导体存储装置的存储器区域中的平面布局的一例的俯视图。

图6是表示第1实施方式的半导体存储装置的存储器区域中的截面构造的一例且沿着图5的VI-VI线的剖视图。

图7是表示第1实施方式的半导体存储装置中的存储柱的截面构造的一例且沿着图6的VII-VII线的剖视图。

图8是表示第1实施方式的半导体存储装置的引出区域及接点区域中的平面布局的一例的俯视图。

图9是表示第1实施方式的半导体存储装置的引出区域及接点区域中的截面构造的一例且沿着图8的IX-IX线的剖视图。

图10是表示第1实施方式的半导体存储装置中的密封部件及导电部的平面布局的一例的俯视图。

图11是表示第1实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例且沿着图10的XI-XI线的剖视图。

图12是表示第1实施方式的半导体存储装置的壁区域中的截面构造的一例且沿着图10的XII-XII线的剖视图。

图13是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。

图14是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。