[发明专利]一种1bit加减法器

说明书

本发明涉及一种1bit加减法器，通过特定的逻辑组合设计，使得两个1bit数据流的操作数进行加减运算后，输出1bit数据流的结果，比现有技术中所采用的交叉选择器和全加器实现的加减法器具有更好的信噪比，且所占用的资源更少。

技术领域

本发明涉及电子元器件领域，特别是涉及一种1bit加减法器。

背景技术

delta-sigma模数转换器输出的为1bit数据流，通常将其进行抽取滤波，转换为多位数据信号，然后采用一般的数字信号处理方法进行处理。但是其存在以下缺点：

第一，抽取滤波会引入延迟，抽取率越大，延迟越大；

第二，转换为多位数据信号，会使后续的信号处理运算(如加、减、乘等操作)结构复杂，占用较大的资源；

第三，数据的传输要通过多位数据线进行，同样会耗费大量资源。

因此直接对1bit数据流进行数据处理可以从根本上解决多位数据处理与传输过程中存在的种种问题，具有非常重要的价值。

而在对1bit数据流进行数据处理的过程中，加/减法器是基本的运算单元之一，设计1bit的加/减法器具有重要的实际应用价值。

现有技术对1bit数据流进行数据处理的方式有很多，其中一种是采用交叉选择器来实现1bit数据流的加法，虽然该种器件具有占用资源小的优点，但其信噪比过低，难以实际应用。另一种是采用H.Fujisaka所提的单比特流加法器来实现1bit数据流的加法。但是，该种单比特流加法器实质为一位全加器，需要两个触发器及一些组合逻辑，才能实现比特流的一阶噪声整形，故其存在占用资源较大、信噪比较低的缺点。

因此，提供一种具有占用资源小、信噪比高等优点的加减法器对1bit数据流进行数据处理，是本领域亟待解决的一个技术难题。

发明内容

为解决现有技术中存在的上述问题，本发明提供了一种1bit加减法器。

为实现上述目的，本发明提供了如下方案：

一种1bit加减法器，包括：输入信号处理模块、状态转换控制模块和输出生成模块；

所述输入信号处理模块分别与所述输出生成模块和所述状态转换控制模块连接；

所述输入信号处理模块用于根据输入的1bit操作数生成第一输出数据和第二输出数据，并用于进行加法和减法间的切换；所述状态转换控制模块用于根据所述第二输出数据生成第三输出数据；所述输出生成模块用于根据所述第一输出数据、所述第二输出数据和第三输出数据生成进行加法或减法后的结果。

优选的，所述输入信号处理模块包括：第一1bit数据输入接口、第二1bit数据输入接口、第三1bit数据输入接口；

所述第一1bit数据输入接口用于输入第一操作数；所述第二1bit数据输入接口用于输入第二操作数；所述第三1bit数据输入接口用于输入第三操作数；当所述第三操作数为1时，所述第一操作数和所述第二操作数作减法运算；当所述第三操作数为0时，所述第一操作数和所述第二操作数作加法运算。

优选的，所述输入信号处理模块的第一输出接口与所述输出生成模块的第一输入接口连接；所述输入信号处理模块的第一输出接口用于将所述第一操作数和所述第三操作数的与运算结果输入到所述输出生成模块中；所述输入信号处理模块的第二输出接口分别与所述状态转换控制模块的输入接口和所述输出生成模块的第二输入接口连接；所述输入信号处理模块的第二输出接口用于将所述第二操作数和所述第三操作数的异或运算结果输入到所述状态转换控制模块中；所述输出生成模块的第三输入接口与所述状态转换控制模块的输出接口连接。

优选的，所述输入信号处理模块包括：第一异或门，第二异或门和第一与门；