[发明专利]一种交错的ADC的乒乓预采样保持缓冲器

说明书

本发明涉及一种交错的ADC的乒乓预采样保持缓冲器，属于集成电路设计中的模数转换器电路技术领域。该缓冲器包括在信号链路中的乒乓结构的预采样保持缓冲器电路和乒乓时钟产生电路；该预采样保持缓冲器电路由第一级射级跟随隔离器，预采样保持电路，第二级源级跟随隔离器组成；该乒乓时钟产生电路由复位信号相移电路和两个互为镜像的二分频器组成。本发明具有经典预采样保持缓冲器不需要额外校准子通道ADC采样延时误差的优点，同时利用乒乓架构将预采样保持缓冲器的速率要求降低了一倍，实现更简洁和具有鲁邦性，实现成本也低得多。

技术领域

本发明属于集成电路设计中的模数转换器(ADC)电路技术领域，特别涉及一种交错的ADC(多通道时间交织式ADC)的乒乓预采样保持缓冲器。

背景技术

交错的模数转换器(ADC)架构通常适用于高速高精度ADC的应用场景，例如5G射频芯片，超宽带接收机，相控阵雷达，电子战之类。这些场景对于ADC的转换精度要求通常在12bit以上，而采样率要求达到几GSPS。对于高采样率和高线性度要求的ADC，需要一个高驱动能力的缓冲器隔离ADC采样电容以及采样开关，在采样时对前级抗混叠滤波器(或者是变压器耦合前端)的电荷注入尖峰来提高系统的无杂散动态范围(SFDR)。同时由于交错的ADC的各个子通道ADC间的采样时钟存在较大的延时误差，这个误差会导致各个子通道ADC的实际采样信号产生与延时误差以及信号相关的采样误差，它最终会非常大的限制交错的ADC的信噪失真比(SNDR)。目前有两种方案去解决这个延时误差的限制，第一种方案是通过额外繁重复杂的校准电路去消除子通道间的延时误差，对于数10fs级的延时误差要求，它的实现成本非常高。第二种方案是通过预采样保持缓冲器，将高速变化的输入信号采样保持，转换为固定电平台阶信号，即使子通道ADC之间存在一定量的延时误差，最终也不会导致子通道ADC间的采样误差，从而放宽对延时误差的要求，因此即使不对子通道间的采样时钟进行校准，它也能满足交错的ADC的要求，而这种结构，对采样保持电路以及缓冲器的要求苛刻，通常需要在先进工艺下才能实现。

对于经典交错的模数转换器的预采样保持缓冲器架构(以用于具有四个子通道ADC的交错ADC为例)，其系统架构如图1所示，由两个缓冲器，一个由虚线框内的采样开关SW和采样保持电容Cs级联组的全速率预采样保持电路组成。其中输入信号接缓冲器1输入端，而缓冲器1和采样保持电路以及缓冲器2依次级联。缓冲器2的输入端分别接子通道ADC1，子通道ADC2，子通道ADC3和子通道ADC4。其预采样保持与子通道采样保持时钟时序如图2所示，采样保持电路的采样频率为Fs，而四个子通道ADC的采样频率为Fs/4，它们的采样时钟相位分别是0°，90°，180°和270°(以子通道ADC的采样率Fs/4为一个周期)。其工作原理如图3所示，通过一个采样频率为Fs的全速率采样保持电路，首先将变化的输入信号采样保持下来，在其保持阶段，信号是一个固定电平，而四个子通道ADC分别依次以相位0°，90°，180°和270°在采样保持电路的四个连续的保持阶段完成其采样，以这种时间交织采样的方式，将各子通道ADC的采样率和转换率提高4倍。由于各子通道ADC的采样全部发生在采样保持电路的保持阶段，当子通道ADC的采样时钟有一定量的延时误差时，不会引起最终的采样误差。如图3所示，是预采样保持缓冲器的工作原理示例图，上半部分的正弦波信号为输入信号，下半部分的波形为预采样保持信号，它是基于采样保持电容下极板采样架构的采样保持信号。具体分为采样和保持两个阶段，在采样阶段，信号在采样保持电容下极板完成采样后翻转到上极板，在保持阶段，信号在上极板保持不再变化。对于这种经典的预采样保持缓冲器架构的交错的ADC，一般不需要额外的校准电路去校准子通道间的采样时钟延时误差，但它对于预采样保持电路的要十分苛刻。以5GSPS12bitADC为例，上述架构需要一个同样5GSPS采样率以及12bit精度的预采样保持电路和缓冲器，除了设计的优化以外，这个要求对于非先进工艺(28nm以下)是无法实现的，这是工艺极限性能的限制。而以子通道延时误差校准为主不加预采样保持缓冲器的交错的ADC，它可以通过增加通道数，实现更高的采样率，本身不会过分的依赖工艺。

发明内容