[发明专利]一种多bit输入与多bit权重乘累加的存内计算单元

说明书

本发明涉及一种多bit输入与多bit权重乘累加的存内计算单元，其特征在于，包括输入端、多个6管SRAM存储单元、累加电容和输出线；各所述6管SRAM存储单元的字线分别与所述输入端连接，各所述6管SRAM存储单元的位线通过开关与所述累加电容的第一端连接，所述累加电容的第一端通过开关与输出线连接；所述输入端用于输入不同脉宽的输入信号，所述累加电容用于累加各所述6管SRAM存储单元的位线上的电压。本发明实现了减小了面积的多位运算。

技术领域

本发明涉及存内计算技术领域，特别是涉及一种多bit输入与多bit权重乘累加的存内计算单元。

背景技术

卷积神经网络（CNNs）在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了CNN硬件的能量效率和加速速度。

现阶段中常见的单元电路大多需要8管甚至更多来实现1bit*1bit的计算，相对来说面积更大，复杂度也更高。且为了适应硬件电路，一部分的存算方案将权重值和输入值都简化为了1bit的数，这会对识别的精度产生一定的影响。

发明内容

本发明的目的是提供一种多bit输入与多bit权重乘累加的存内计算单元，实现了减小了面积的多位运算。

为实现上述目的，本发明提供了如下方案：

一种多bit输入与多bit权重乘累加的存内计算单元，包括输入端、多个6管SRAM存储单元、累加电容和输出线；

各所述6管SRAM存储单元的字线分别与所述输入端连接，各所述6管SRAM存储单元的位线通过开关与所述累加电容的第一端连接，所述累加电容的第一端通过开关与输出线连接；

所述输入端用于输入不同脉宽的输入信号，所述累加电容用于累加各所述6管SRAM存储单元的位线上的电压。

可选地，各所述6管SRAM存储单元的字线分别通过开关与所述输入端连接。

可选地，所述6管SRAM存储单元的数量为3。

可选地，所述6管SRAM存储单元存储的权重值为高电平的个数。

可选地，各所述6管SRAM存储单元的位线共线并通过开关与所述累加电容的第一端连接。

可选地，各所述6管SRAM存储单元的反位线共线。

可选地，所述输入端输入的信号为矩形脉冲信号。

可选地，所述累加电容的第二端接地。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明一种多bit输入与多bit权重乘累加的存内计算单元，通过输入端输入不同脉宽的输入信号，累加电容累加各所述6管SRAM存储单元的位线上的电压，实现多bit输入与多bit权重乘累加的存内计算，减小单元电路的面积，降低了复杂度，从而提高了计算准确度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种多bit输入与多bit权重乘累加的存内计算单元结构示意图；

图2为本发明存内计算单元中累计电容电压随时间变化示意图；

图3为本发明存内计算单元中输入信号随时间变化示意图。

具体实施方式