[发明专利]基于NoC的高速数据采集系统与上位机通信接口控制器

说明书

本发明公开了一种基于NoC的高速数据采集系统与上位机通信接口控制器，包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDRSDRAM芯片，与所述PCIe插槽连接的上位机；其中以NoC高速数据采集系统与上位机通信的缓存控制器资源节点为核心，该资源节点作为联通路由器、DDRSDRAM、PCIe接口与上位机之间数据交互的桥梁，对其内部结构和实现做出全新的设计，使得NoC高速数据采集系统结构能够满足更高速数据采集数据缓存的要求，提升NoC高速数据采集系统结构的通用性。

技术领域

本发明涉及片上网络技术领域，尤其涉及一种基于NoC的高速数据采集系统与上位机通信接口控制器。

背景技术

随着科学技术的发展，数据采集对模数转换芯片(Analog-to-DigitalConverter,ADC)的采样率和分辨率等性能指标的要求越来越高。然而在工艺条件限制下，ADC的采样率和分辨率提高受限，并且国外对我国施行高性能ADC芯片禁运，多片ADC交替采集成为一种提高采样率的有效方法。现有的高速数据采集系统大部分采用总线式的时间交织采样技术，当需要拓展采集节点时，全局时钟同步将变得非常困难。

片上网络(Network-on-Chip,NoC)技术借鉴和吸收了计算机网络通信中的分组交换和路由技术，使得通信效率大幅提高。采用IP核与通信网络分离的方式，系统可重用性大大增强。采用全局异步局部同步(GloballyAsynchronous and Locally Synchronous,GALS)通信技术，避免了庞大时钟树的产生，使得时钟网络功耗得以降低。

将片上网络技术和时间交替采样技术结合实现高速数据采集，充分利用了片上网络的优点，拓展了通信带宽和速率，以及更加灵活的资源节点的扩展。其中NoC高速数据采集系统与上位机交互接口在整个高速数据采集系统中占据着重要的作用，在NoC系统设计中将其映射为资源节点，它决定着是否能将ADC采集的数据快速地缓存并传输到上位机中，对整个系统的数据吞吐率、数据传输延时以及系统功耗有着重要的影响。目前NoC高速数据采集系统与上位机交互的通信方式都直接通过接口传输到上位机中，这种方案只适用于ADC的采样速率较低的情况，当ADC的采样速率较高时，为了避免ADC采样的数据丢失，就需要使用大容量的外部存储器缓存数据。因为FPGA内部的存储器容量有限，所以不能够满足存储要求，必须外置如DDR SDRAM这种大容量的外部存储器，这就需要对NoC高速数据采集系统结构进行重新设计，故本发明本提出一种新的NoC高速数据采集系统与上位机通信接口控制器设计，以解决以上不足。

发明内容

本发明的目的在于提供一种基于NoC的高速数据采集系统与上位机通信接口控制器，旨在解决现有技术中的NoC高速数据采集系统结构不能满足更高速数据采集数据缓存的要求，以及NoC高速数据采集系统结构的通用性不强的技术问题。

为实现上述目的，本发明采用的一种基于NoC的高速数据采集系统与上位机通信接口控制器，包括多个路由器，与任一个所述路由器连接的缓存控制器资源节点和模数转换芯片，与所述缓冲控制器资源节点连接的PCIe插槽和DDR SDRAM芯片，与所述PCIe插槽连接的上位机；

所述模数转换芯片，用于进行数据采集，并将采集的数据信息进行模数转换，以及传输至对应的所述路由器；

所述路由器，用于接收所述模数转换芯片转换后的数据，并将该数据传输至所述缓存控制器资源节点；

所述缓存控制器资源节点，用于接收所述路由器传输的数据，并对其第一分析处理，待第一次分析处理完成后传输至所述DDR SDRAM芯片进行缓存，还用于将所述DDRSDRAM芯片缓存的数据经过第二次分析处理后传输至所述PCIe插槽；

所述DDR SDRAM芯片，用于接收所述缓存控制器资源节点传输的数据，并进行缓存；