[发明专利]存算一体处理器、处理系统以及算法模型的部署方法

说明书

一种存算一体处理器、存算一体处理系统、存算一体处理装置以及基于存算一体处理器的算法模型的部署方法。该存算一体处理器包括第一主控单元和多个忆阻器处理模组，其中，该第一主控单元被配置为能够调度和控制多个忆阻器处理模组，该多个忆阻器处理模组被配置为能够根据该第一主控单元的调度和控制进行计算，该多个忆阻器处理模组还被配置为能够不依赖于该第一主控单元来进行通信以进行计算。该存算一体处理器中的忆阻器处理模组能够根据该第一主控单元的调度和控制进行计算，还能够不依赖于该第一主控单元来进行通信以进行计算，因此，该存算一体处理器具有集成控制流和数据流的混合调度结构，从而在满足灵活性和通用性的同时，具备计算高效性。

技术领域

本公开的实施例涉及一种存算一体处理器、存算一体处理系统、存算一体处理装置以及基于存算一体处理器的算法模型的部署方法。

背景技术

信息时代已经表现出智能化的新趋势，其面临的主要问题是数据、模型规模的爆发式增长和有限的计算算力之间的矛盾。由于摩尔定律发展逐渐停滞，以及传统计算系统存算分离的本征架构缺陷，经典计算芯片无法满足人工智能发展的高算力和高能效需求。基于忆阻器的存算一体技术有望取得颠覆性突破，依靠新型器件的优势和存算融合的范式，计算过程不需要数据搬移，减少了访存的延时和能耗，有望实现算力和能效的巨幅提升。

经过多年来的发展，忆阻器存算一体技术发展经过器件优化和阵列功能演示阶段后，开始集中于存算一体芯片、系统实现的相关研究。目前，忆阻器芯片实现主要是简单结构的宏阵列芯片(集成忆阻器阵列和简单的外围电路结构)和面向特定网络、特定应用的高度定制化专用芯片，缺少高效、通用的忆阻器存算一体架构和芯片报道。通用忆阻器存算一体芯片是指可以部署、运行各种深度神经网络架构，适合不同的应用任务和应用场景，需要具备同时具备灵活性和高效性。如何在灵活性、高效性和通用性之间平衡，是忆阻器存算一体芯片设计的难点。

发明内容

本公开至少一些实施例提供一种存算一体处理器，包括：第一主控单元和多个忆阻器处理模组，其中，所述第一主控单元被配置为能够调度和控制所述多个忆阻器处理模组；所述多个忆阻器处理模组被配置为能够根据所述第一主控单元的调度和控制进行计算；所述多个忆阻器处理模组还被配置为能够不依赖于所述第一主控单元来进行通信以进行计算。

例如，在本公开一些实施例提供的存算一体处理器中，所述多个忆阻器处理模组中的每个忆阻器处理模组包括多个忆阻器处理单元，其中，所述第一主控单元还被配置为能够调度和控制所述多个忆阻器处理单元；所述多个忆阻器处理单元被配置为能够根据所述第一主控单元的调度和控制进行计算；所述多个忆阻器处理单元还被配置为能够直接数据通信以进行计算。

例如，在本公开一些实施例提供的存算一体处理器中，所述多个忆阻器处理模组中的每个忆阻器处理模组包括第二主控单元和多个忆阻器处理单元，其中，所述第二主控单元被配置为能够调度和控制所述多个忆阻器处理单元；所述多个忆阻器处理单元被配置为能够根据所述第二主控单元的调度和控制进行计算；所述多个忆阻器处理单元还被配置为能够直接数据通信以进行计算。

例如，在本公开一些实施例提供的存算一体处理器中，所述多个忆阻器处理单元中的每个忆阻器处理单元具有独立的接口地址。

例如，在本公开一些实施例提供的存算一体处理器中，所述多个忆阻器处理单元中的每个忆阻器处理单元包括一个忆阻器阵列。

例如，在本公开一些实施例提供的存算一体处理器中，所述多个忆阻器处理模组相互之间通过总线或片上路由进行通信。

例如，在本公开一些实施例提供的存算一体处理器中，所述第一主控单元通过总线或片上路由与所述多个忆阻器处理模组进行交互。

例如，在本公开一些实施例提供的存算一体处理器中，所述多个忆阻器处理模组中的每个忆阻器处理模组具有独立的接口地址。