[发明专利]处理电路

说明书

本发明公开的处理电路由于具有输入电路，该输入电路包括耦接于该第一晶体管的该控制端与该第一晶体管的该第二连接端子之间的延迟元件。这样延迟元件被有意地插入在一个输入晶体管的控制端子和连接端子之间，用于固定正常模式或测试模式下的保持时间违规。与传统的保持时间固定缓冲器或延迟单元相比，由于延迟元件不具有晶体管切换操作，因此可以大大减轻泄漏和功率损失。

技术领域

本发明涉及电路技术领域，尤其涉及一种处理电路。

背景技术

建立和保持时间检查(setup and hold time check)是集成电路布局设计的时序验证(timing verification)中使用的最常见的时序检查类型。例如，同步输入具有关于时钟输入的建立和保持时间规范。这些检查指定数据输入必须在时钟沿之前和之后的指定时间段内保持稳定。时钟边沿之前的时间称为建立时间。紧接时钟沿之后的时间段称为保持时间。当集成电路布局设计的时序验证表明时序违规(例如，建立时间违规和/或保持时间违规)时，集成电路布局设计需要进行适当的修改以满足时序要求(例如，建立时间约束和/或保持时间约束)。

在数字设计领域中，物理设计人员通常使用保持时间固定缓冲器或延迟单元以使时序满足保持时间约束或限制。然而，插入保持时间固定缓冲器或延迟单元以延迟数据输入将消耗大量的泄漏和功率。因此，需要一种创新的电路设计，该设计能够满足保持时间的约束，同时具有较少的泄漏和功率损失。

发明内容

有鉴于此，本发明提供一种处理电路，以解决上述问题。本发明的处理电路使用耦接在输入晶体管的控制端子(例如，栅极)和连接端子(例如，漏极)之间的延迟元件(例如，电容性元件)的处理电路，以防止或免除保持时间违规(hold time violation immunity)。

根据本发明的第一方面，公开一种处理电路，包括：

输入电路，包括：第一晶体管，具有第一连接端子、第二连接端子和控制端子，其中，该第一晶体管的该控制端子布置为接收数据信号；第二晶体管，具有第一连接端子、第二连接端子和控制端子，其中该第二晶体管的该第一连接端子耦接至该第一晶体管的该第二连接端子，并且该第二晶体管的该控制端子布置为接收第一非数据信号；以及延迟元件，耦接于该第一晶体管的该控制端与该第一晶体管的该第二连接端子之间；以及

跟随电路，布置为接收来自该输入电路的数据输入并根据该数据输入生成数据输出，其中，在跟随电路的输入节点处接收该数据输入，并且该跟随电路的该输入节点耦接到该第二晶体管的该第二连接端子。

根据本发明的第二方面，公开一种以触发器实现的处理电路，包括：