[发明专利]半导体结构的制备方法和半导体结构

说明书

本公开提供了一种半导体结构的制备方法和半导体结构，该制备方法包括：于衬底上形成第一图案层，第一图案层包括位于阵列区域上的第一图形和位于外围区域上的第二图形；于第一图案层上形成掩膜材料层，掩膜材料层包括位于外围区域上的第一掩膜材料层、位于边缘区域上的第二掩膜材料层及位于中心区域上的第三掩膜材料层，第二掩膜材料层大于第一掩膜材料层的厚度；确定边缘区域的位置及第二掩膜材料层和第三掩膜材料层的厚度差；根据边缘区域的位置和厚度差，修正第二掩膜材料层的厚度，修正后的第二掩膜材料层和第三掩膜材料层的厚度差位于目标厚度差的范围内；图案化修正后的掩膜材料层形成掩膜层，根据掩膜层图案化第一图案层，形成第二图案层。

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体结构的制备方法和半导体结构。

背景技术

在现代半导体机构制造工艺中，需要经历一系列有关清洗、成膜、刻蚀、热处理等工艺环节，每道工艺都可能引入各种各样的缺陷，器件缺陷造成的损失代价极为高昂。

同时，在半导体存储芯片朝着高密度大容量发展的趋势下，基于平面制作的存储器结构要求更加精细，由于重复图形多而密集，导致了刻蚀的存储单元尺寸出现了不一致的问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体结构的制备方法和半导体结构，改善了图案层在阵列区域与边缘区域上的刻蚀偏差，提高了产品良率，降低了生产成本，提高了生产效率。

根据本公开的一个方面，提供了一种半导体结构的制备方法，该制备方法包括：

提供衬底，所述衬底包括阵列区域和围绕所述阵列区域的外围区域，所述阵列区域包括中心区域和围绕所述中心区域的边缘区域；

于所述衬底上形成第一图案层，所述第一图案层包括位于所述阵列区域上的第一图形和位于所述外围区域上的第二图形，所述第一图形包括多个间隔分布的第一凸起结构，所述第二图形包括多个间隔分布的第二凸起结构，且所述第二凸起结构的宽度大于所述第一凸起结构的宽度；

于所述第一图案层上形成掩膜材料层，所述掩膜材料层包括位于所述外围区域上的第一掩膜材料层、位于所述边缘区域上的第二掩膜材料层以及位于所述中心区域上的第三掩膜材料层，所述第二掩膜材料层的厚度大于所述第三掩膜材料层的厚度；

确定所述边缘区域的位置以及所述第二掩膜材料层和所述第三掩膜材料层的厚度差；

根据所述边缘区域的位置和所述厚度差，修正所述第二掩膜材料层的厚度，以使修正后的所述第二掩膜材料层和所述第三掩膜材料层的厚度差位于目标厚度差的范围内；

图案化修正后的所述掩膜材料层，以形成掩膜层，所述掩膜层具有第一沟槽结构，所述第一沟槽结构与所述第一凸起结构对应设置，且所述第一沟槽结构于所述衬底的投影位在所述第一凸起结构于所述衬底的投影内；

根据所述掩膜层图案化所述第一图案层，形成第二图案层。

在本公开的一种示例性实施例中，所述确定所述边缘区域的位置以及所述第二掩膜材料层和所述第三掩膜材料层的厚度差，包括：

通过原子力显微镜确定所述掩膜材料层的表面尺寸；

根据所述掩膜材料层的表面尺寸，确定所述边缘区域的位置以及所述第二掩膜材料层和所述第三掩膜材料层的厚度差。

在本公开的一种示例性实施例中，所述根据所述边缘区域的位置和所述第二掩膜材料层和所述第三掩膜材料层的厚度差，修正所述第二掩膜材料层的厚度包括：

于所述掩膜材料层上形成第一光刻胶材料层；