[发明专利]串扰效应测试方法、电路和装置

说明书

本申请提供一种串扰效应测试方法、电路和装置。所述串扰效应测试方法包括获取测试信号和干扰输入信号，将所述测试信号输入至模拟得到的串扰效应测试电路，得到被干扰信号，当所述被干扰信号的上升时间或所述被干扰信号的下降时间大于预设时间阈值时，确定所述被测集成电路存在过度的串扰效应。所述串扰效应测试电路包括第一电路、N个第二电路和N个电容。第一电路用于模拟被测试集成电路中被干扰的第一信号电路；N个第二电路用于模拟被测试集成电路中对第一信号电路进行干扰的N个第二信号电路；电容的电容值是根据测得的第二信号电路和第一信号电路之间的耦合电容值确定的。本申请的方法可以对集成电路的串扰效应进行准确和高效的测试。

技术领域

本申请涉及集成电路技术，尤其涉及一种串扰效应测试方法、电路和装置。

背景技术

串扰效应在电子学上是指两条信号线之间的耦合效应，即空间距离近的两条信号线之间出现电感性和电容性耦合，从而引发两条信号线之间的互相干扰。近些年，随着集成电路的发展，集成电路的金属层增加、线宽减小且电路的密度越来越大，从而使得集成电路的串扰效应越来越严重，并最终影响了集成电路输出信号的质量。

基于此，研究人员在集成电路的设计流程中会通过版图后仿真来评估串扰效应对电路性能的影响。版图后仿真包括提取寄生参数并将寄生参数加入仿真。但是实际上串扰效应的影响一方面和寄生电容的大小有关，另一方面和输入测试用例有关。输入测试用例不同，最终的结果也不同。目前来讲，集成电路的版图后仿真的测试用例不可能100％覆盖所有应用场景，另外即使测试用例能够100％覆盖，包含寄生耦合电容的全芯片版图后仿真网表(RCC SPF)规模非常大(20G)，仿真时间非常长，这样从时间角度上来讲也无法满足实际项目需求。除此之外，通过全芯片版图输出的脉冲信号不仅受串扰效应的影响，还可能受其他因素的影响。

因此，如何对集成电路的串扰效应进行测试，仍然是需要研究的问题。

发明内容

本申请提供一种串扰效应测试方法、电路和装置，用以对集成电路的串扰效应进行测试。

一方面，本身提供一种串扰效应测试方法，包括：

获取测试信号和干扰输入信号；

将所述测试信号和所述干扰输入信号输入至模拟得到的串扰效应测试电路，得到被干扰信号，其中，所述串扰效应测试电路包括第一电路、N个第二电路和N个电容，所述第一电路用于模拟被测试集成电路中被干扰的第一信号电路，所述第一电路的输入端用于接收测试信号，所述第一电路的输出端用于输出所述被干扰信号；所述N个第二电路用于模拟所述被测试集成电路中对所述第一信号电路进行干扰的N个第二信号电路，N为大于0的整数，所述第二电路的输入端用于接收所述干扰输入信号，所述第二电路的输出端用于输出干扰信号；

N个电容，所述电容的一个极板连接所述第一电路，所述电容的另一个极板连接所述第二电路，所述电容的电容值是根据测得的所述第二信号电路和所述第一信号电路之间的耦合电容值确定的；

当所述被干扰信号的上升时间或所述被干扰信号的下降时间大于预设时间阈值时，确定所述被测试集成电路存在过度的串扰效应。

其中一个实施例中，还包括：

根据所述第一信号电路模拟出所述第一电路，并根据N个所述第二信号电路模拟出N个所述第二电路；

获取所述第二信号电路与所述第一信号电路之间的耦合电容值，并根据所述耦合电容值创建所述电容。

其中一个实施例中，

所述第一电路包括：

反相单元，所述反相单元的输入端用于接收所述测试信号，并对所述测试信号进行反相处理后输出反相测试信号；

第一驱动单元，所述第一驱动单元的输入端与所述反相单元的输出端连接，所述第一驱动单元的输出端用于输出所述被干扰信号；