[发明专利]一种面向存内运算的全展开非正交布线的存算阵列设计

说明书

本发明公开了一种面向存内运算的全展开非正交布线的存算阵列设计，属于存算一体化以及类脑计算领域。所述面向存内运算的全展开非正交布线的存算阵列设计包括存算阵列，所述阵列内设置有存算单元，所述存算阵列通过Data_In端口输入数据作为一运算量，该运算量为由矩阵D转换而来的向量D^’，同时以在所述存算单元中预先编程的数据作为另一运算量矩阵W。在Data_In输入的数据和Bias_voltage口添加的偏置电压共同作用下使向量D^’与矩阵W完成矩阵乘法运算进而完成对矩阵D的二维卷积。本发明利用二维卷积的特点，重新设计了针对全展开二维卷积的阵列设计和存算单元间连接关系，大幅降低整体存算阵列的冗余度与稀疏度，可在算力不变的情况下，有效降低整体阵列面积。

技术领域

本发明公开了一种面向存内运算的全展开非正交布线的存算阵列设计，属于存算一体化以及类脑计算领域。

背景技术

传统计算机架构大多是冯-诺伊曼，即存算分离架构，此类架构不仅会导致数据在传输上有大量能量消耗，也会导致存储速率和运算速率的不同步，从而影响整体的运算速度。存内计算实现了存算一体化，打破了存算的“速度墙”和“功耗墙”。同时利用器件特性，单个器件可完成一次乘加操作，对于整个器件阵列拥有速度快、并行度高、能效比好的特点，适用于需要进行大量乘加运算的神经网络运算。

在存内计算的设计中，存算阵列主要完成卷积运算，全展开形式的存算阵列可以一次性对所有的数据完成卷积运算并输出卷积矩阵，但是所付出的代价是较大的面积冗余。整个存算阵列中参与运算的器件的稀疏度很高，本发明对此进行了优化，提供了一种全展开非正交布线的存算阵列设计，大幅降低了参与运算器件的稀疏度和整体存算阵列的面积。

发明内容

(一)解决的技术问题

针对现有技术的不足，本发明提供了一种面向存内运算的全展开非正交布线的存算阵列设计。

(二)技术方案

为实现上述目的，本发明提供如下技术方案：一种面向存内运算的全展开非正交布线的存算阵列设计，包括阵列，所述阵列内设置有存算单元，所述存算单元通过Data_In端口输入数据作为一运算量d，同时以在所述存算单元中预先编程的数据作为另一运算量w。在Data_In输入的数据和Bias_voltage口添加的偏置电压共同作用下使运算量d与运算量w完成乘法运算。

进一步的，所述存算阵列中的每个所述存算单元以非正交方式进行连接。

进一步的，所述存算阵列通过m×n个Data_In端口输入该阵列的输入矩阵，所述m代表输入矩阵的行数，n代表输入矩阵的列数。

进一步的，所述存算阵列可适配多种尺寸的卷积核的卷积运算。

进一步的，所述输入矩阵的数据为m*n，通过式(1)的方式展开成1×(m×n)的向量，所述式(1)为：

进一步的，所述1×(m×n)的向量由m×n个Data_In端口输入。

进一步的，所述阵列通过Data_out端口输出数据。

进一步的，所述阵列以式(2)的方式对输入矩阵完成二维卷积运算，所述式(2)为：

(三)有益效果

与现有技术相比，本发明公开的一种面向存内运算的全展开非正交布线的存算阵列设计，具备以下有益效果：

所述面向存内运算的全展开非正交布线的存算阵列设计，适用于存内计算中的卷积层运算，且可适配多种尺寸的卷积核。本发明利用二维卷积的特点，重新设计了针对全展开二维卷积的阵列设计和存算单元间连接关系，大幅降低整体存算阵列的冗余度与稀疏度，可在算力不变的情况下，有效降低整体阵列面积。

附图说明