[发明专利]基于延迟环的谐波调整方法及相关产品

说明书

本申请实施例提供一种基于延迟环MDLL的谐波调整方法及相关产品，所述方法应用于用户设备UE，所述方法包括如下步骤；控制MDLL的输出频率来调整参考时钟引入的谐波。本申请提供的技术方案具有提高网络质量的优点。

技术领域

本申请涉及通信处理技术领域，尤其涉及一种基于延迟环的谐波调整方法及相关产品。

背景技术

谐波是指对周期性非正弦交流量进行傅里叶级数分解所得到的大于基波频率整数倍的各次分量，通常称为高次谐波，而基波是指其频率与工频相同的分量。高次谐波的干扰是当前通信系统中影响信号质量的一大公害。例如，用户设备的频率综合器中产生的输入频率参考会被干扰并且产品谐波，这在RF系统中是需要解决的问题。

发明内容

本申请实施例公开了一种基于延迟环的谐波调整方法及相关产品，其对谐波的位置进行调整，减少干扰，提高信号质量。

第一方面，提供一种基于延迟环MDLL的谐波调整方法，所述方法应用于用户设备UE，所述方法包括如下步骤；

控制MDLL的输出频率来调整参考时钟引入的谐波。

在一种可选的方案中，所述方法具体包括：

调整MDLL的分频比控制MDLL的输出频率来调整参考时钟引入的谐波。

在一种可选的方案中，所述方法还包括：

依据输出带宽调整MDLL的分频比。

在一种可选的方案中，所述方法还包括：

确定UE的应用场景，依据所述应用场景确定所述输出带宽。

在一种可选的方案中，所述方法还包括；

将所述MDLL的输出频率作为全数字锁相环ADPLL的输入。

第二方面，提供一种基于延迟环MDLL的谐波调整装置，所述装置应用于用户设备UE，所述装置包括：

控制单元，用于控制MDLL的输出频率来调整参考时钟引入的谐波。

在一种可选的方案中，

控制单元，具体用于调整MDLL的分频比控制MDLL的输出频率来调整参考时钟引入的谐波。

在一种可选的方案中，

所述控制单元，还用于依据输出带宽调整MDLL的分频比。

第三方面，提供一种电子设备，包括处理器、存储器、通信接口，以及一个或多个程序，所述一个或多个程序被存储在所述存储器中，并且被配置由所述处理器执行，所述程序包括用于执行第一方面所述的方法中的步骤的指令。

第四方面，提供了一种计算机可读存储介质，存储用于电子数据交换的计算机程序，其中，所述计算机程序使得计算机执行第一方面所述的方法。

第五方面，提供了一种计算机程序产品，其中，上述计算机程序产品包括存储了计算机程序的非瞬时性计算机可读存储介质，上述计算机程序可操作来使计算机执行如本申请实施例第一方面中所描述的部分或全部步骤。该计算机程序产品可以为一个软件安装包。

第六方面，提供了芯片系统，所述芯片系统包括至少一个处理器，存储器和接口电路，所述存储器、所述收发器和所述至少一个处理器通过线路互联，所述至少一个存储器中存储有计算机程序；所述计算机程序被所述处理器执行时实现第一方面所述的方法。

本申请提供的技术方案对UE的MDLL的输出频率进行控制，这样调整后的输出频率会调整参考时钟引入谐波的位置，进而将谐波的位置调整到次要的位置(即与主信号频段不重叠的位置)，以此来减少谐波对主信号的影响，提高信号质量，提高网络性能。

附图说明