[发明专利]除频器电路

说明书

本申请实施例公开了一种除频器电路，用来处理复数个输入频率。除频器电路包括一除频电路以及一重定时电路。除频电路根据复数个输入频率的一第一子群组产生一中间频率。重定时电路根据复数个输入频率的一第二子群组及中间频率产生复数个输出频率。复数个输入频率的周期皆为一第一周期，复数个输出频率的周期皆为一第二周期，第一周期小于第二周期。除频电路及重定时电路根据一模式控制信号操作，模式控制信号决定第一周期与第二周期的一比值。本申请的方案降低不同相位的频率信号在传输路径延迟的差异，从而确保最终两两相邻的输出频率具有相同的相位差。通过本申请的方案，可以提高信号处理速度。

技术领域

本申请涉及除频器电路技术领域，具体涉及一种多相位双模除频器电路。

背景技术

随着信息技术的进步，高密度计算、密集图像处理、海量数据传输等应用，对输入/输出埠的带宽要求越来越高。多相位频率的处理也愈加重要和复杂，尤其面对吉赫(GigaHertz,GHz)量级的高速信号时，并行传输的频率歪斜 (clock skew)等问题日益突出。这就要求除频器电路对多路不同相位的信号进行处理时，必须保持相同的输入输出时间延迟，以获得理想的相位关系。

同时，常用的除频器电路多采用D型触发器(D-Flip Flop,DFF)单元搭建。 DFF触发器在工作过程中，需要满足信号建立时间(setup time)和保持时间 (hold time)的要求。建立时间就是频率的作用缘(active edge)(可以是上升缘及/或下降缘)到来之前，触发器接收的输入数据必须保持稳定不变的最小时间间隔；而保持时间是频率的作用缘到来之后，触发器接收的输入数据还应该保持稳定不变的最小时间间隔。一般情况下，DFF的工作速度受限于建立时间。而在制程和DFF建立时间一定的情况下，需要合理地优化设计除频器电路结构，才能获得更高的信号处理速度。

发明内容

本申请实施例提供一种除频器电路，能够提高信号处理速度。

本申请的一目的在于提供一种除频器电路，以改善先前技术的不足。

本申请的一实施例提供一种除频器电路，用来处理多个输入频率。除频器电路包括一除频电路以及一重定时电路。除频电路根据该多个输入频率的一第一子群组产生一中间频率。重定时电路根据该多个输入频率的一第二子群组及该中间频率产生多个输出频率。该多个输入频率的周期皆为一第一周期，该多个输出频率的周期皆为一第二周期，该第一周期小于该第二周期，除频电路及重定时电路根据一模式控制信号操作，模式控制信号决定该第一周期与该第二周期的一比值。

本申请的另一实施例提供一种除频器电路，包括一除频电路以及一重定时电路。除频电路根据输入频率的一第一子群组产生一第一中间频率。重定时电路根据输入频率的一第二子群组及该第一中间频率产生复数个输出频率。该复数个输入频率的周期皆为一第一周期，该复数个输出频率的周期皆为一第二周期，该第一周期小于该第二周期，除频电路及重定时电路根据一模式控制信号操作，该模式控制信号决定该第一周期与该第二周期的一比值。重定时电路包括复数个重定时电路单元，该复数个重定时电路单元包括一第一重定时电路单元及一第二重定时电路单元，第一重定时电路单元根据第二子群组中的一第一输入频率产生一第二中间频率，第二重定时电路单元根据第二中间频率及第二子群组中的一第二输入频率产生该复数个输出频率中的一第一输出频率。其中，第二输入频率的相位领先第一输入频率的相位及第一输出频率的相位。

相较于传统技术，本申请的双模除频器电路具有较长的建立时间，因此能够获得更高的信号处理速度。

本申请实施例提供的技术方案，能够提高信号处理速度。

有关本申请的特征、实作与功效，兹配合图式作实施例详细说明如下。

附图说明