[发明专利]超低静态功耗的缓冲器

说明书

本申请提供一种超低静态功耗的缓冲器。该缓冲器中，第一、第七和第八NMOS的栅极连接信号输入端；第一和第二NMOS的源极连接第四NMOS的漏极，第一NMOS的漏极连接第一PMOS的漏极和第一至第四PMOS的栅极，第二NMOS的漏极连接第二PMOS的漏极，第二NMOS的栅极连接第九PMOS的漏极和第十PMOS的源极；第七NMOS的源极和第十NMOS的漏极连接第五NMOS的漏极，第七NMOS的漏极连接第三PMOS的漏极和第九PMOS的栅极；第八NMOS的源极和第十二PMOS的漏极连接地第六NMOS的漏极，第八NMOS的漏极连接第四PMOS的漏极和第十一PMOS的栅极，第十一PMOS的漏极和第十二PMOS的源极连接信号输出端。本申请的缓冲器能够驱动大负载，具有高瞬态响应和高电源抑制比。

技术领域

本申请涉及一种集成电路领域，更涉及一种超低静态功耗的缓冲器。

背景技术

缓冲器，用于提高电路信号的驱动能力，可以隔离输入信号和输出信号，减少输出信号对输入信号的干扰，具有高瞬态响应，电路在获得所需的驱动能力时，在功耗延时积上也达到最优。目前缓冲器的设计难点在于要驱动大的容性负载和小的阻性负载需要消耗大的功耗、芯片面积，因此，需要提供一种能够减小功耗和芯片面积的缓冲器设计。

发明内容

本申请的目的在于提供一种超低静态功耗的缓冲器，能够驱动大负载，具有高瞬态响应和高电源抑制比。

本申请公开了一种超低静态功耗的缓冲器，包括：第一至第八NMOS晶体管和第一至第十二PMOS晶体管，其中：

所述第一NMOS晶体管、所述第七NMOS晶体管和所述第八NMOS晶体管的栅极均连接信号输入端；

所述第一NMOS晶体管和所述第二NMOS晶体管的源极均连接所述第四NMOS晶体管的漏极，所述第一NMOS晶体管的漏极连接所述第一PMOS晶体管的漏极和所述第一至第四PMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第二NMOS晶体管的栅极连接所述第九PMOS晶体管的漏极和所述第十PMOS晶体管的源极；

所述第七NMOS晶体管的源极和所述第十NMOS晶体管的漏极连接所述第五NMOS晶体管的漏极，所述第七NMOS晶体管的漏极连接所述第三PMOS晶体管的漏极和所述第九PMOS晶体管的栅极；

所述第八NMOS晶体管的源极和所述第十二PMOS晶体管的漏极连接所述地第六NMOS晶体管的漏极，所述第八NMOS晶体管的漏极连接所述第四PMOS晶体管的漏极和所述第十一PMOS晶体管的栅极，所述第十一PMOS晶体管的漏极和所述第十二PMOS晶体管的源极连接信号输出端；

所述第三NMOS晶体管的漏极和所述第三至第六NMOS晶体管的栅极相连，所述第三至第六NMOS晶体管的源极均连接地端；

所述第一至第四PMOS晶体管和所述第十一PMOS晶体管的源极均连接电源端。

在一个优选例中，所述第三PMOS晶体管和所述第四PMOS晶体管，所述第十PMOS晶体管和所述第十二PMOS晶体管，所述第七NMOS晶体管和所述第八NMOS晶体管，以及所述第五NMOS晶体管和所述第六NMOS晶体管之间完全一致。

在一个优选例中，所述第十一PMOS晶体管的宽长比大于所述第九PMOS晶体管的宽长比。

在一个优选例中，还包括：电阻和电容，所述电阻和所述电容分别连接于所述信号输出端与所述地端之间。

在一个优选例中，还包括：电流源、第十三PMOS晶体管和第九NMOS晶体管，所述第十三PMOS晶体管和所述第九NMOS晶体管并联于所述电流源和所述第三NMOS晶体管的栅极之间，所述第十三PMOS晶体管的栅极和所述第九NMOS晶体管的栅极分别连接一对反相的控制信号，所述电流源连接于所述电源端和所述第九NMOS晶体管之间。