[发明专利]节省乘法器数量的5G高速信号并行滤波方法、系统及装置

说明书

本发明提供一种节省乘法器数量的5G高速信号并行滤波方法、系统及装置，其中，滤波方法包括：设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2^α2,X≥1,α2≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行多通道分解；双相滤波处理和复数滤波处理均包括：在输入侧增设一加法器，在输出侧增设一减法器，通过加法器进行两路相加滤波后，再通过减法器减去其它两路的输出；通过多级延时、加减法操作后，输出滤波结果。本发明在输入侧增设加法器，在输出侧增设减法器的方式，节省了子滤波器。同时，还利用多通道技术进一步节约乘法器数量。

技术领域

本发明涉及5G通信技术领域，尤其涉及一种节省乘法器数量的5G高速信号并行滤波方法、系统及装置。

背景技术

第五代移动通信技术（简称5G）是最新一代蜂窝移动通信技术，也是继4G（LTE-A、WiMax）、3G（UMTS、LTE）和2G（GSM）系统之后的延伸。5g移动通信技术在4g的基础上优化了帧结构，扩展了子载波配置参数，支持15khz,30khz,60khz,120khz,240khz，同时支持1008个小区。通过一系列的技术改进，使得5g最大可支持400mhz带宽，具有带宽大、速率高、能效高等优点，能够满足新一代移动通信中各类场景的需求。

在5G通信技术的实际应用中，需要监测通信带宽信号。有时需要对大带宽信号做频域补偿，其总带宽超过1G，采样率达到2G以上。一般FPGA工作时钟大约在250Mhz，需要多路并行滤波。而并行滤波器是通过FIR滤波器方式实现的，需要耗费大量乘法器资源。

乘法器如果用逻辑实现，需要耗费大量的逻辑资源，当前主流FPGA芯片内部都带有乘法器硬核IP，但数量有限，属于稀缺资源。例如，当输入3GSPS复数数据，滤波器128阶复数，工作频率250MHz，需要的乘法器个数为：3GSPS/250MHz*128*4(复数)=6144，该数目超出了目前绝大部分FPGA芯片的乘法器硬核IP的数量。因此，针对上述问题，有必要提出进一步地解决方案。

发明内容

本发明旨在提供一种节省乘法器数量的5G高速信号并行滤波方法、系统及装置，以克服现有技术中存在的不足。

为解决上述技术问题，本发明的技术方案是：

一种节省乘法器数量的5G高速信号并行滤波方法，其包括：

设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2^α2,X≥1,α2≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理的同时，还进行多通道分解；

所述双相滤波处理和复数滤波处理中，均包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行两路相加滤波后，再通过所述减法器减去其它两路的输出；

通过多级延时、加减法操作后，输出滤波结果。

作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，所述双相滤波处理中，包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行奇偶两路相加滤波后，再通过所述减法器减去其它两路的输出，得到奇相或者偶相的滤波结果。

作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，进行多级双相滤波处理时包括：