[发明专利]硬件编码器帧内模式决策电路、方法、装置、设备及介质

说明书

本公开涉及硬件视频编码器设计技术领域，具体提供了一种硬件编码器帧内模式决策电路、方法、装置、设备及介质，所述电路包括：一个从DDR内存中获取编码单元的原始编码信息的获取单元；一个用于对CTU进行整像素搜取的整像素搜取单元；一个用于对CTU进行分像素搜取的分像素搜取单元；一个用于对帧内模式进行快速预选的帧内模式预决策单元；一个模块决策单元；一个用于CTU处理后输出结果到DDR内存的去块效应单元以及样本自适应偏置单元；一个用于将熵编码压缩语法和残差到DDR内存的算术熵编码单元；一个用于接收模式决策模块中传递过来的最优的帧内模式决策结果并重新编码的模式决策编码单元；所述模式决策编码单元所述模式决策单元位于同一级流水。

技术领域

本公开涉及硬件视频编码器设计技术领域，更为具体来说，本公开涉及硬件编码器帧内模式决策电路、方法、装置、设备及介质。

背景技术

目前主流的视频编码标准，包括HEVC、AVS2等，通常具有多种编码工具，包括编码单元尺寸划分等，比如编码单元尺寸支持8x8、16x16、32x32和64x64。对于一个最大尺寸为64x64的编码单元，为了得到内部最优的编码单元划分尺寸，通常需要进行模式决策MD过程，包括帧内模式决策和帧间模式决策两部分。其中帧内模式决策通过将当前编码单元周边已编码单元的重构像素作为预测像素进行分析处理，帧间模式决策则是通过在历史已编码帧中寻找最优的帧间参考像素后进行分析处理。显然，每个编码单元帧内模式决策过程，需要依赖于其周边的编码单元编码结果，即重构像素进行模式代价计算。对于实时高效硬件编码器设计而言，这种高度依赖性问题将严重制约编码器最终的处理速度。

在视频编码标准参考软件中，一般是按照zigzag顺序对每个编码单元进行帧内模式决策，并且在常见的软件或硬件编码器设计中，帧内模式决策也是采用这样依次处理的方式进行帧内模式决策。

按照zigzag顺序进行帧内模式决策，虽然能够保证符合编解码一致性的需求，但是，在实时硬件编码器设计过程中，该方法存在两方面问题：

第一，由于该方法的高度依赖性，会导致无法对所有帧内尺寸同时进行并行处理，进而容易导致整体编码单元模式决策速度无法达到实时要求。

第二，常见的硬件编码器帧内模式决策过程保留了这种处理顺序和依赖性，为了达到速度要求不得不减少帧内模式决策的数量，这样会带来性能损失。

发明内容

为解决现有技术中的没有考虑AVS2视频编码标准特性的技术问题。

为实现上述技术目的，本公开提供了一种硬件编码器帧内模式决策电路，包括：

一个从DDR内存中获取编码单元的原始编码信息的获取单元；

一个用于对CTU进行整像素搜取的整像素搜取单元；

一个用于对CTU进行分像素搜取的分像素搜取单元；

一个用于对帧内模式进行快速预选的帧内模式预决策单元；

一个模块决策单元；

一个用于CTU处理后输出结果到DDR内存的去块效应单元以及样本自适应偏置单元；

一个用于将熵编码压缩语法和残差到DDR内存的算术熵编码单元；

所述整像素搜取单元位于所述分像素搜取单元和所述获取单元的一级流水之间；

所述帧内模式预决策单元位于所述整像素搜取单元和所述模块决策单元的一级流水之间；

所述去块效应单元以及所述样本自适应偏置单元相连接，所述去块效应单元以及所述样本自适应偏置单元位于所述算术熵编码单元和所述模块决策单元的一级流水之间；

还包括：