[发明专利]测试信号并行加载转换电路和系统级芯片

说明书

本发明公开了一种测试信号并行加载转换电路和系统级芯片。测试信号并行加载转换电路，包括：相连的片外测试信号接收模块和片内并行加载模块；片外测试信号接收模块，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号，并按照片内时钟速率将并行测试信号传输至片内并行加载模块；片内并行加载模块，用于对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC标准协议的标准测试信号流，以对片上至少一个目标IP核进行功能性测试。本发明实施例的技术方案可以有效的防止早期测试阶段对制造缺陷的漏检情况的发生，也可以大大的降低产品的测试成本。

技术领域

本发明实施例涉及计算机硬件技术，具体涉及芯片测试技术，尤其涉及一种测试信号并行加载转换电路和系统级芯片。

背景技术

随着超大规模集成电路芯片，例如，多核SoC（System-on-a-Chip，系统级芯片）的不断发展，大规模集成电路芯片，的生产加工过程变得越来越复杂，从而其生产以及测试的成本也在不断的提高，因此，芯片检测环节就变得至关重要。那么对于在测试阶段可以尽早、尽量多的检测出生产加工造成的缺陷，也提出了更高的要求。

现有的芯片测试环节中，一般是利用JTAG（Joint Test Action Group，联合测试工作组）接口测试、扫描连、片上存储器自检测试和管脚测试等测试方式，对SoC上搭载的各种IP（Intellectual Property，知识产权）核，进行偏向于发现制造加工缺陷的结构性测试。

发明人在实现本发明的过程中发现，现有的各种结构性测试已经不能满足越来越复杂的现代超大规模芯片设计的高标准测试的需求了。因此，如何在结构性测试的基础上开发出更高效的功能性测试，尽早检测到复杂功能逻辑设计中的问题，已经成为提高芯片制造以及测试水平的关键之一。

发明内容

本发明实施例提供了一种测试信号并行加载转换电路和系统级芯片，以实现以复用结构性测试管脚的方式，对芯片中包括的各IP核进行功能性测试。

第一方面，本发明实施例提供了一种测试信号并行加载转换电路，包括：相连的片外测试信号接收模块和片内并行加载模块；

所述片外测试信号接收模块，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号，并按照片内时钟速率将并行测试信号传输至片内并行加载模块；

片内并行加载模块，用于对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC（Network On Chip，片上网络）标准协议的标准测试信号流，以对片上至少一个目标知识产权IP核进行功能性测试，所述NOC标准协议与所述片内时钟速率相匹配。

第二方面，本发明实施例还提供了一种系统级芯片，包括：NOC路由器、至少一个IP核、多个扫描测试管脚以及如本发明任意实施例所述的测试信号并行加载转换电路；

其中，各所述IP核通过NOC路由器形成NOC网络，测试信号并行加载转换电路分别与各扫描测试管脚以及NOC路由器相连；

所述多个扫描测试管脚，用于按照片外时钟速率，从片外存储器接收指向至少一个目标IP核的并行测试信号；

所述测试信号并行加载转换电路，用于按照片外时钟速率从多个扫描测试管脚处接收并行测试信号；按照片内时钟速率将并行测试信号传输至片内并行加载模块；对接收的所述并行测试信号进行信号重组，并将重组信号编码成符合NOC标准协议的标准测试信号流，传输至NOC路由器；所述NOC标准协议与所述片内时钟速率相匹配；

所述NOC路由器，用于通过NOC网络将所述标准测试信号流传输至匹配的目标IP核，以对各所述目标IP核进行功能性测试。